De acordo com a DRAMeXchange, um instituto de pesquisa para armazenamento de semicondutores, o impulso dos embarques do SSD ainda é sofisticado hoje, especialmente no mercado de SSD do consumidor, onde seu impulso de crescimento deverá continuar em 2020 (Figura 1 ).
Figura 1 Estatísticas e estimativas de embarques SSD
Fonte: DRAMeXchange (2017)
A interface SSD continua a evoluir a escalabilidade PCIe ao longo de SATA
O suporte à interface física SSD é principalmente o Serial Advanced Technology Attachment (SATA) e o Peripheral Component Interconnect Express (PCIe), que SATA Gen3 é a interface de transmissão SSD mais popular no mercado, a largura de banda teórica de transmissão de 6GT / s. No passado Nos últimos anos, a banda larga de transmissão de dados da SATA Gen3, em comparação com o disco rígido tradicional, tem óbvias vantagens, levando a participação de mercado da SSD ano a ano.
Ao mesmo tempo, o processo NAND Flash e as tecnologias relacionadas também estão evoluindo, o NAND Flash e a interface de transferência do controlador padrão, do Passado Modo Legado para a atual velocidade Toggle 2.0 / ONFI 4.0 foi grandemente aprimorada, tornando o passado SATA Gen3, o mais popular em alguns anos, a largura de banda teórica tornou-se um grande gargalo no desenvolvimento do SSD, o PCIe SSD também aproveitou o aumento.
No PCIe Gen3, sua largura de banda teórica pode atingir 8GT / s (1 linha), além disso, a interface PCIe oferece uma excelente escalabilidade, a largura de banda teórica de transmissão será multiplicada pelo número de interface PCIe Lane (Lane) Pode ser expandido de 1 linha até 16 pistas, a largura de banda de transmissão pode ser dito que o SATA não está no mesmo grau.
Além da evolução de suporte de interface física acima mencionada, o protocolo de transferência entre o SSD e o host também muda a partir da Interface de Controlador de Host Avançado (AHCI) desenvolvida para dispositivos SATA para o Non -Volatile Memory Express (NVMe), a Tabela 1 contrasta brevemente as principais diferenças entre AHCI e NVMe.
Em outras palavras, o protocolo de transporte da NVMe, após a evolução da interface PCIe, liberou novamente o potencial do SSD como um dispositivo de armazenamento médio com NAND Flash para empurrar SSDs para a próxima geração. Com a popularidade do protocolo de transporte NVMe no mercado SSD , Espera-se que os SSD de PCIe de nível consumidor atinjam cerca de 50% de participação de mercado em 2018.
No mercado SSD do consumidor, existem vários fatores-chave que podem afetar diretamente os números de vendas do produto.
Preço
De um modo geral, o NAND Flash é o componente mais caro do SSD inteiro. Com as configurações de SSD de diferentes fabricantes, o custo do NAND Flash pode atingir 80% ~ 95% do custo total de Material (BOM) do SSD.
No entanto, o NAND Flash é a principal configuração de armazenamento para SSDs e é parte integrante desta estratégia, por isso é uma maneira de economizar dinheiro e reduzir o custo removendo componentes desnecessários de outros SSDs.
E todos os fabricantes primeiro pensam que o objeto de remoção será memória de acesso aleatório dinâmico (Dynamic Random Access Memory, DRAM), um ponto de vista aproximado, um chip DRAM de 4Gb que é cerca de 3 a 4 dólares. É óbvio que, se a DRAM Pode ser removido além da lista técnica do SSD, o que pode ser bastante significativo para o custo e preço do SSD.
Consumo de energia
A dissipação de energia é outra grande consideração para os fabricantes de SSD, especialmente para SSDs visando OEMs de PCs, que normalmente representam cerca de 5% a 10% de um dispositivo portátil % Do consumo de energia.
Se os SSDs podem reduzir o consumo de energia, eles podem deixar o orçamento geral de energia para o resto dos componentes e prolongar a duração da bateria de dispositivos portáteis.
Confiabilidade
SSD como dispositivo de armazenamento do usuário, a confiabilidade dos dados deve ser a principal consideração do usuário. Embora a tecnologia de detecção de erros e de correção de erros de hoje esteja cada vez mais desenvolvida, mas se uma perda de energia removida da DRAM, Você pode reduzir ainda mais a possibilidade de perda ou distorção de dados do usuário.
Desempenho
Embora todos esses fatores sejam uma consideração importante para os fabricantes e usuários de SSD, a eficiência ainda é forte o suficiente para afetar a vontade dos consumidores de comprar SSDs. Se um SSD não possui DRAM para servir como cache, seu desempenho será inevitavelmente afetado significativamente , E é por isso que os SSD DRAM-Less não são populares no mercado PCIe SSD hoje e, hoje, os consumidores que adquirem SSDs PCIe precisam principalmente de acesso de alta velocidade e removem o desempenho geral de DRAM para SSDs Em vez disso, é descontado.
HMB aumenta DRAM - menor desempenho SSD
Felizmente, a Associação NVMe também observou essa tendência no mercado SSD do consumidor ao desenvolver a função Buffer Memória do Host (HMB) na NVMe Specification v1.2 proposta em 2014 para melhorar o desempenho geral do DRAM-Less SSD e esperar que o consumidor A solução SSD de nível pode alcançar o equilíbrio entre preço e desempenho.
O Host Memory Buffer, como o nome indica, fornece um mecanismo para o host usar os recursos de memória que atualmente não são necessários e fornecê-lo ao SSD através do protocolo NVMe. Como resultado, o SSD DRAM-Less pode ser usado por si só E o DRAM não está configurado para obter recursos DRAM adicionais para melhorar o desempenho como um cache. Quando o SSD obtém recursos HMB configurados pelo Host em uma situação específica, o controlador SSD coloca essas informações nesta área Objetivamente falando, isso é determinado pelo firmware incorporado em cada controlador SSD.
No entanto, tendo em conta o estado real dos produtos SSD no passado, a tabela de tradução de endereço físico para físico (tabela de mapeamento L2P) é a informação mais provável do sistema a ser colocada no HMB.
Em termos simples, a Tabela de Mapeamento L2P registra a relação de mapeamento entre a posição da página lógica (página) e a posição física (física) da página. Se o SSD precisa ser lido ou escrito, Será necessário acessar uma certa quantidade de informações de Mapeamento L2P, portanto, colocar uma Tabela de Mapeamento L2P no horário de acesso reduzido HMB para melhorar a velocidade de acesso SSD parece bastante razoável à primeira vista.
Como o DRAM-SSD pode ser afetado depois que o projeto HMB atual for introduzido? O seguinte é um exemplo de como DRAM-SSD menos desempenho pode ser afetado por um modelo computacional simplificado (4-channel SSD sem configuração DRAM + interface de transporte: PCIe Gen3 2-lane + 3D NAND Flash) derivado das tendências gerais de desempenho.
Para poder simplesmente mostrar a diferença de desempenho causada pela ativação do HMB, vamos assumir que o tamanho do HMB que o SSD pode obter do Host é fixado em 128 MB e não pode ser recuperado. Na Figura 2, podemos ver claramente isso em leituras e gravações seqüenciais Inaugurado sob o desempenho HMB após a operação e não muita melhoria. Considerando a natureza do HMB ainda é memória volátil, usada para armazenar o usuário para ler e gravar dados, a proporção de espaço normalmente não é muito alta, a grande maioria como Storage L2P Mapping Table cache (a implementação variará com o design de vários fornecedores SSD variam).
Figura 2 Habilite a comparação de desempenho e leitura sequencial HMB
O desempenho geral não é fácil de melhorar. O projeto HMB tem um mistério
De um modo geral, o tempo para ler dados da RAM é muito inferior ao tempo necessário para ler dados do NAND Flash (ns vs. us), então, se o algoritmo pode ser projetado e promovido através de algoritmos apropriados, a Tabela de Mapeamento L2P Hit Rate (Hit Rate), poderá melhorar o desempenho geral até certo ponto.
Em operações sequenciais de leitura e gravação, porque os dados lidos e escritos pelo usuário são contínuos, a relação lógica entre a camada física e a camada física também será distribuída continuamente. Portanto, a Tabela de Mapeamento L2P não precisa ser freqüentemente reenviada do NAND Flash Pego dentro do HMB.
Em outras palavras, para operações de leitura e gravação seqüenciais, uma vez que a Taxa de Acerto da Tabela de Mapeamento L2P deve ser muito alta, há uma chance muito baixa de reencaminhar a Tabela de Mapeamento L2P. Portanto, mesmo se a Tabela de Mapeamento L2P tiver um custo menor dependendo do custo incorporado do controlador A memória estática de acesso aleatório (SRAM) para armazenar uma pequena quantidade de tabela de mapeamento L2P é suficiente, e é por isso que o HMB pode armazenar mais Tabela, o desempenho geral não terá um impacto significativo.
Quando um usuário executa uma leitura aleatória, a próxima localização de dados a ser processada é imprevisível para o controlador SSD, o que significa que a taxa de acerto de um pequeno número de tabelas de mapeamento L2P temporariamente armazenadas na SRAM é menor do que A leitura e a escrita seqüenciais serão significativamente reduzidas.
Neste caso, o desempenho do acesso aleatório pode ser significativamente melhorado se as tabelas de mapeamento L2C adicionais puderem ser obtidas para tabelas de mapeamento L2P adicionais, de modo a aumentar a taxa de acerto e, assim, suprimir a necessidade de recarregar informações do NAND Flash.
Com este modelo fácil de calcular, as melhorias de desempenho baseadas em HMB podem ser tão boas quanto 40%, mesmo para leituras aleatórias em todo o disco completo. Além disso, outra tendência que podemos observar é : A melhoria de desempenho causada por HMB será mais pronunciada à medida que a capacidade geral de SSD aumenta (Figura 3).
Figura 3 antes e depois de permitir a comparação de desempenho de leitura aleatória HMB 4KB
Isso ocorre porque quando o usuário executa uma leitura aleatória, se os dados do teste forem suficientes, quanto maior a capacidade do SSD DRAM-Less, a Hit Hit mais baixa será armazenada na Tabela de Mapeamento de cache com a mesma configuração de tamanho SRAM Neste ponto, se os recursos HMB lançados pelo Host para o SSD podem ser obtidos, o desempenho do HMB com a arquitetura de camada de tradução Flash (FTL) apropriada pode ser grandemente melhorado.
A tendência de melhoria de desempenho de escrita aleatória de dados de 4KB por HMB sob o mesmo modelo de estimativa DRAM-SSD menor é mostrada na Figura 4. O comportamento de escrita é mais complicado para o controlador SSD do que a leitura .
Figura 4 antes e depois de habilitar a comparação de desempenho de gravação aleatória HMB 4KB
Além de ler a Tabela de Mapeamento L2P durante a gravação de dados, o firmware do controlador precisa modificar o conteúdo da Tabela de Mapeamento L2P (a tabela de mapeamento físico-lógico precisa ser modificada em conformidade) e salvá-lo de volta ao NAND Flash No interior, para completar toda a ação de gravação de dados.
Se não houver espaço de buffer suficiente para armazenar a Tabela de Mapeamento L2P, o controlador precisará acessar o bloco NAND Flash com mais freqüência para obter as informações da Tabela de Mapeamento L2P para cada dado atual a ser escrito em condições de gravação aleatórias.
Além disso, geralmente leva muito mais tempo para gravar dados em cada flash NAND do que o tempo necessário para ler os dados (ms vs. nos), então, se o SSD não estiver configurado para DRAM como cache, o desempenho de gravação aleatória Será muito afetado.
Se os SSD DRAM-Less forem projetados para suportar o HMB, que, por sua vez, obtém recursos DRAM adicionais do host, ele pode render benefícios ainda mais significativos.
Usando o mesmo modelo de estimativa, os SSD DRAM-Less suportam o mecanismo HMB para testes de gravação aleatória de toda a área de armazenamento SSD, resultando em ganhos de desempenho de até 4x a 5x.
O tamanho HMB afeta o desempenho de leitura e gravação O design SSD deve ser mais abrangente
As tendências de desempenho SSD DRAM-Less descritas acima baseiam-se no pressuposto de que o fim do dispositivo pode continuar a receber um 128 MB fixo de memória dedicada a partir do fim do host.
No entanto, o tamanho real do HMB é alocado dinamicamente pelo Host de acordo com o uso atual do SSD e a demanda do SSD. Se o tamanho dos recursos de memória disponíveis no lado do Host não atende aos requisitos do SSD, o SSD não Para usar este pedaço de HMB.
Portanto, ao projetar o firmware do controlador do SSD DRAM-Less, é melhor considerar mais de um tamanho HMB, de modo a melhorar a experiência do usuário usando o HMB.
Com base no mesmo modelo de estimativa, a Figura 5 mostra o resultado de um cálculo aleatório de leitura / gravação de 4KB quando o tamanho de HMB é de 0 (sem HMB) para 1024MB.
Figura 5 tamanho de bloco HMB diferente para desempenho aleatório de leitura e gravação de 4KB
Podemos observar que, embora a tendência de desempenho geral seja melhor com o aumento do tamanho do HMB, o desempenho do SSD começa a saturar quando há recursos HMB suficientes disponíveis, porque quando há HMB suficiente disponível , O SSD Controller pode colocar todas as informações necessárias do sistema (incluindo a Tabela de Mapeamento L2P) para ler e escrever no HMB.
Como resultado, o desempenho do SSD DRAM-Less pode ser visto como um resultado de otimização (teoricamente equivalente a SSDs configurados nativamente com os mesmos recursos de DRAM). Portanto, quando os fornecedores de controladores SSD projetam arquiteturas de firmware, eles precisam considerar o que A estrutura de dados do sistema permite que os SSD DRAM-Less atinjam seu ponto de saturação o mais rápido possível.
Em outras palavras, como projetar um conjunto de estruturas de dados do sistema HMB no SSD DRAM-Less para suportar ambas as estruturas de dados do sistema HMB, tendo em conta a velocidade de acesso e o consumo de recursos de memória e até mesmo otimizando especificamente os tamanhos de HMB que são mais fáceis de alocar aos SSD do ponto de vista de probabilidade estatística A situação tornou-se o fabricante do controlador SSD no próximo debate sobre a linha de produtos PCIe DRAM-Less SSD do vencedor.
Embora a melhoria do desempenho seja certamente o que o HMB deveria fazer, depois de falar sobre o desempenho, precisamos voltar e nos concentrar nos requisitos mais básicos para todo o armazenamento: Integridade dos Dados.
Pensemos na questão: para os controladores SSD, é 100% confiando plenamente em toda a informação que existe no HMB? Em uma situação ideal, a resposta é sim, na prática, nós ainda recomendamos Forte mecanismo de segurança suficiente.
Quando o SSD DRAM-Less é atribuído a um recurso HMB, qual o tipo de informação armazenada no HMB? Na verdade, a resposta a esta questão varia de acordo com o design do firmware de cada controlador SSD, mas o buffer de dados Buffers de dados, tabelas de mapeamento L2P ou informações do sistema exigidas pelos controladores restantes são todas as opções possíveis.
Algumas dessas informações são importantes ou não são reconstruídas para o controlador SSD, então, quando o NVMe apresentou o HMB, exigiu que o controlador SSD para o HMB suportado pudesse garantir dados no SSD sem esperar para desligar a função HMB A integridade de
Além disso, o acesso inesperado ou mesmo ilegítimo do lado do host ou a distorção na transmissão de dados podem afetar as informações armazenadas no HMB. Como garantir a integridade dos dados armazenados no HMB, tornou-se o PCIe DRAM- Menos SSD um tópico.
Garantir SSD Data Transmission Integrity O mecanismo E2EDPP se destaca
No mercado SSD, espera-se que as soluções tenham a capacidade de garantir a integridade dos dados à medida que viaja entre o host e o fim do dispositivo. E2EDPP (End-End Data Path Protection) 6) é um conjunto bastante popular de mecanismos para este propósito. Quando os dados são lidos ou escritos, seu caminho viaja através de diferentes sites, incluindo o Host → PCIe IP → Processador → Buffer de dados → Motor de segurança → Flash IP → NAND Flash, o caminho de leitura é reverso.
Figura 6 Proteção do caminho de dados de ponta a ponta (incluindo o caminho de dados HMB)
O principal objetivo desse mecanismo de proteção, além de garantir a transmissão de dados, é protegido, se o movimento da RAM do controlador ocorrem Soft Error, o design geral também possui a capacidade de depurar, para evitar dados errados enviados ao host.
Agora que os SSD DRAM-Less são capazes de armazenar informações específicas sobre o host, apoiando a função HMB, o mecanismo E2EDPP também deve ser estendido para assegurar transmissão bidirecional de dados HMB entre o host e o dispositivo simultaneamente.
Como garantir a integridade dos dados no caminho de transmissão de informações HMB e analisar o design de cada fabricante de controlador SSD Um dos conceitos fáceis é adicionar dados HMB com Parity Check ou Cyclic Verificação de redundância, CRC) é usado para detectar se há um erro nos dados. Uma vez que o teste falha, o controlador executa imediatamente o tratamento de erros.
Por outro lado, uma vez que os dados HMB são armazenados na RAM do lado do host, embora a especificação NVMe exija explicitamente que este bloco seja acessível apenas para SSDs durante a inicialização do HMB, qualquer operação incorreta ou mesmo acesso malicioso que ocorre no lado do host tem É possível obter a informação armazenada na memória HMB e até mesmo influenciar o usuário de acordo com a informação obtida. Portanto, as informações HMB a serem gravadas no host podem ser adicionalmente criptografadas e depois transmitidas primeiro e quando o lado do dispositivo lê as informações HMB, Decryp e verifique os dados antes de usá-lo (Figura 7).
Figura 7 diagrama de mecanismo de depuração e encriptação e decodificação de mensagens HMB
Eu acredito na integridade dos dados HMB e problemas de segurança, diferentes fabricantes de controladores SSD existem uma ampla gama de práticas, cuja abordagem é a melhor solução pode não ser conclusiva no momento, mas é certo Ao usar o HMB para melhorar o desempenho do SSD DRAM-Less, o projeto geral do sistema ainda precisa fortalecer o mecanismo de proteção de dados para garantir a correção dos dados do usuário, então o HMB tem uma boa chance de conduzir o SSD DRAM-Less para o próximo Um reino