Selon DRAMeXchange, un institut de recherche sur le stockage des semi-conducteurs, la dynamique des livraisons de disques SSD est aujourd'hui encore plus élevée, en particulier sur le marché des SSD grand public, où sa dynamique de croissance devrait se poursuivre en 2020 (Figure 1). ).
Figure 1 Statistiques et estimations des expéditions de SSD
Source: DRAMeXchange (2017)
L'interface SSD continue à évoluer évolutivité PCIe sur SATA
SSD support d'interface physique sont principalement Serial Advanced Technology Attachment (SATA) et Peripheral Component Interconnect Express (PCIe), dont SATA Gen3 est l'interface de transmission SSD la plus populaire sur le marché, la bande passante de transmission théorique de 6GT / s. Au cours des dernières années, la bande passante de transmission de données SATA Gen3, comparée au disque dur traditionnel, présente des avantages évidents, ce qui incite la part de marché de SSD d'année en année.
Dans le même temps, le processus Flash NAND et les technologies associées évoluent également, la norme NAND Flash et la norme d'interface de transfert du contrôleur, du mode Legacy passé à la vitesse actuelle Toggle 2.0 / ONFI 4.0, ont été grandement améliorées, rendant le passé SATA Gen3 le plus populaire dans quelques années, la bande passante théorique est devenue un goulot d'étranglement majeur dans le développement de SSD, PCIe SSD a également profité de la hausse.
Avec PCIe Gen3, sa bande passante théorique peut atteindre 8GT / s (1 voie), en outre, l'interface PCIe offre une excellente évolutivité, la bande passante de transmission théorique sera multipliée par le nombre d'interface PCIe Lane (Lane) Peut être étendu de 1 voie à 16 voies, la bande passante de transmission peut être dit que SATA n'est pas dans la même catégorie.
En plus de l'évolution du support de l'interface physique mentionnée ci-dessus, le protocole de transfert entre le SSD et l'hôte passe également de l'ancienne interface AHCI (Advanced Host Controller Interface) développée pour les périphériques SATA à -Volatile Memory Express (NVMe), le tableau 1 compare brièvement les principales différences entre AHCI et NVMe.
En d'autres termes, le protocole de transport de NVMe, après l'évolution de l'interface PCIe, a libéré le potentiel du SSD en tant que périphérique de stockage avec NAND Flash pour propulser les SSD vers la prochaine génération. , Les SSD PCIe grand public devraient atteindre environ 50% de part de marché en 2018.
Sur le marché des SSD grand public, plusieurs facteurs clés peuvent affecter directement les ventes de produits.
Prix
En général, le Flash NAND est le composant le plus coûteux du SSD complet Avec des configurations SSD différentes, le coût du NAND Flash peut atteindre 80% ~ 95% du coût total de la nomenclature du SSD.
Cependant, Flash NAND est la configuration de stockage principale pour les SSD et fait partie intégrante de cette stratégie, c'est donc un moyen d'économiser de l'argent et de réduire le coût en supprimant les composants inutiles des autres SSD.
Et tous les fabricants pensent d'abord à l'objet de la suppression sera la mémoire vive dynamique (Dynamic Random Access Memory, DRAM), un point de vue approximatif, une puce DRAM 4Gb qui est d'environ 3 à 4 dollars. Il est évident que si la DRAM Peut être retiré au-delà de la nomenclature du SSD, ce qui peut être assez important pour le coût et le prix du SSD.
La consommation d'énergie
La dissipation de puissance est une autre considération importante pour les fabricants de disques SSD, en particulier pour les disques SSD destinés aux fabricants de PC, qui représentent généralement entre 5% et 10% d'un périphérique portable. % De la consommation d'énergie.
Si les disques SSD peuvent réduire la consommation d'énergie, ils peuvent laisser le bilan de puissance global au reste des composants et prolonger la durée de vie de la batterie des appareils portables.
Fiabilité
SSD en tant que dispositif de stockage de l'utilisateur, la fiabilité des données est la principale considération de l'utilisateur.Bien que la technologie de détection d'erreurs et de correction d'erreurs est de plus en plus développée, mais si une perte de puissance est supprimée de la DRAM, Vous pouvez réduire davantage la possibilité de perte de données utilisateur ou de distorsion.
Performance
Même si tous les facteurs ci-dessus sont considérés comme les principaux fabricants de SSD et les utilisateurs, la performance reste fort impact sur la volonté des consommateurs d'acheter SSD. Si un SSD ne vient pas comme un cache DRAM (cache) utiliser, ses performances est lié à être significatif l'impact, ce qui explique pourquoi DRAM moins SSD est maintenant pas populaire dans les raisons du marché PCIe SSD. aujourd'hui acheter des produits PCIe SSD, les consommateurs sont exige principalement la vitesse d'accès à haut débit, et la suppression de la performance globale de SSD DRAM dire mais est réduit.
HMB Puissance DRAM moins des améliorations de performance SSD
Heureusement, l'association NVMe a également observé cette tendance sur le marché des SSD grand public en développant la fonction HMB (Host Memory Buffer) dans la spécification NVMe v1.2 proposée en 2014 pour améliorer les performances globales du SSD DRAM-Less et attendre le consommateur Solution Level SSD peut encore atteindre l'équilibre entre le prix et la performance.
Comme son nom l'indique, le tampon de mémoire hôte fournit un mécanisme permettant à l'hôte d'utiliser les ressources de mémoire qui ne sont pas nécessaires actuellement et de les fournir au SSD via le protocole NVMe. Et la DRAM n'est pas configurée pour obtenir des ressources DRAM supplémentaires pour améliorer les performances en cache. Lorsque le SSD obtient des ressources HMB configurées par l'hôte dans une situation spécifique, le contrôleur SSD place ces informations dans cette zone. Objectivement parlant, cela est déterminé par le firmware intégré dans chaque contrôleur SSD.
Toutefois, compte tenu de l'état actuel des produits SSD, la table de conversion d'adresses logiques vers les adresses physiques (table de mappage L2P) est l'information système la plus susceptible d'être placée dans le HMB.
En termes simples, L2P table de mappage est utilisé pour enregistrer le niveau logique la page (logique) (Page) entre la position de l'image et le niveau physique relation de position de la page (physique) (cartographie) doit être fait quel que soit SSD ni lire ni écrire, L2P Mapping devra accéder à certain nombre d'informations, de sorte que la cartographie L2P tableau en HMB réduire les temps d'accès pour améliorer la vitesse d'accès SSD au premier abord semble être tout à fait raisonnable.
? HMB introduit après la conception, les performances DRAM moins SSD peut être affectée par la façon dont au modèle est calculé par un simple (pas de canal 4 SSD Controller configurer une mémoire DRAM + Transmission Interface: PCIe Gen3 2 voies + 3D NAND Flash) dérivé des tendances de performance globales.
Afin de montrer l'efficacité peut être simplement ouvert après la différence provoquée par HMB, supposons que nous pouvons obtenir de l'hôte taille SSD HMB est fixe et ne sera pas récupéré à 128Mo. Figure 2 on peut le voir clairement dans la lecture et d'écriture séquentielle ouvert performance opérationnelle après la HMB, il n'y a pas beaucoup d'amélioration. la prise en compte de la nature de HMB est encore une mémoire volatile, utilisée pour stocker les données de l'utilisateur de lire et écrire l'échelle spatiale est généralement pas trop élevé, comme la grande majorité encore Mémoire cache de table de mappage L2P (l'implémentation varie en fonction de la conception des différents fournisseurs de disques SSD).
Figure 2 Activer la lecture séquentielle HMB et la comparaison des performances d'écriture
La performance globale n'est pas facile à améliorer HMB a un mystère
En général, les données sont lues à partir de la mémoire vive à l'intérieur du temps, beaucoup moins que le temps (ns vs nous) de données de lecture de la NAND Flash à l'intérieur, de sorte que si grâce à des algorithmes appropriés pour améliorer la conception, qui est stocké dans la cartographie L2P Table des HMB le taux de réussite (taux de réussite), sera en mesure d'améliorer la performance globale dans une certaine mesure.
Dans l'opération de lecture séquentielle, puisque les données de l'utilisateur de lire et d'écrire est un niveau constant, logique - le niveau de relation de mappage physique rend la distribution continue, de sorte L2P Tableau de correspondance n'a pas besoin d'être fréquemment redémarrés de la NAND Flash Pris à l'intérieur du HMB.
En d'autres termes, lecture séquentielle et d'écriture, parce que le taux de réussite L2P Mapping Le tableau est nécessairement élevé, besoin de re-crawl L2P table de mappage hasard est très faible, de sorte que même un faible coût contrôleurs embarqués dépendent uniquement de la capacité supérieure mémoire vive statique (mémoire statique à accès aléatoire, SRAM) pour stocker une petite quantité de L2P Mapping le tableau est assez, ce qui est pourquoi HMB peut stocker plus de table, il n'y aura pas l'impact trop important sur la performance globale.
Lorsque l'utilisateur exécute lecture aléatoire pour le contrôleur de SSD, la position de la somme inférieure des données sur le point d'être traité est imprévisible, qui est stockée temporairement dans la mémoire SRAM interne L2P table de mappage petite quantité par rapport au taux de réussite séquentielle lecture et d'écriture, il sera considérablement réduit.
Dans ce cas, si l'on peut obtenir de l'espace tampon supplémentaire pour stocker plus L2P Tableau de correspondance, afin d'améliorer et d'inhiber Frappez les informations de fréquence Taux besoin de re-fetch de la NAND Flash, en mesure d'améliorer de manière significative l'efficacité de l'accès aléatoire.
Ce simple point de vue du modèle de calcul, même si elles sont pour l'ensemble de l'espace de stockage SSD (Full Disk) lectures aléatoires, en fonction des améliorations de performance résultant de HMB peut même atteindre 40%. De plus, nous pouvons observer une autre tendance : l'efficacité de l'ampleur de l'amélioration provoquée par HMB, va augmenter la capacité globale du SSD plus prononcée (figure 3)..
La figure 3 permet longitudinal comparaison des performances de lecture aléatoire de HMB 4KB
En effet, lorsque l'utilisateur effectue une lecture aléatoire, à un nombre suffisant de données de test, plus la SRAM capacité DRAM Moins SSD dans la même configuration de taille, stockées dans le cache table de mappage qui fera baisser le taux de succès à ce moment si elle peut obtenir des ressources HMB version hôte du SSD, avec l'architecture couche de traduction Flash approprié (FTL) conçu pour améliorer un degré d'une plus grande efficacité.
La figure 4 montre le même basé sur le modèle d'estimation suivante DRAM Moins SSD, les performances de HMB 4Ko données d'écriture aléatoire pour améliorer la tendance du contrôleur SSD, le comportement pour l'écriture et la lecture par rapport à la plus complexe .
La figure 4 4KB HMB longitudinal écriture aléatoire permettre une comparaison de la performance
En plus de lire la table de mappage L2P lors de l'écriture des données, le microprogramme du contrôleur doit modifier le contenu de la table de mappage L2P (la table de mappage logique-physique doit être modifiée en conséquence) et la sauvegarder dans NAND Flash À l'intérieur, pour compléter l'action d'écriture de données entière.
S'il n'y a pas assez d'espace tampon pour stocker la table de mappage L2P, le contrôleur devra accéder plus fréquemment au bloc Flash NAND pour obtenir toutes les informations de table de mappage L2P à écrire en cas d'écriture aléatoire.
En outre, cela prend généralement beaucoup plus de temps pour que chaque NAND Flash écrive des données que le temps nécessaire pour lire les données (ms vs. us), donc si le SSD n'est pas configuré pour DRAM comme cache, les performances d'écriture aléatoire Sera grandement affecté.
Si les disques SSD sans DRAM sont conçus pour prendre en charge le mode HMB, qui à son tour obtient des ressources DRAM supplémentaires de l'hôte, il peut générer des avantages encore plus importants.
En utilisant le même modèle d'estimation, les SSD DRAM-Less prennent en charge le mécanisme HMB pour les tests d'écriture aléatoires de toute la zone de stockage SSD, ce qui permet d'obtenir des gains de performance allant de 4x à 5x.
La taille de HMB affecte la performance de lecture et d'écriture La conception de SSD doit être plus complète
Les tendances de performances SSD sans DRAM décrites ci-dessus sont basées sur l'hypothèse que l'extrémité Device peut continuer à recevoir une mémoire dédiée de 128 Mo à partir de l'extrémité Host.
Cependant, en pratique, la taille de HMB est basée sur l'utilisation de la mémoire par le moment hôte, avec la demande d'allocation dynamique proposée par le SSD, si l'hôte peut mettre fin à la taille actuelle des ressources fournies par la mémoire, SSD ne répond pas aux exigences, le SSD ne sera pas d'utiliser ce morceau de HMB.
Ainsi contrôleur DRAM moins SSD firmware lors de la conception de préférence plus d'un peut prendre en compte la taille de HMB, de sorte que l'utilisation de HMB peut améliorer les chances d'optimiser l'expérience utilisateur.
modèle d'estimation sur la base de la même, la Fig. 5 montre que, lorsque la taille de HMB de 0 (sans HMB) pour le résultat de calcul 1024MB 4KB lecture aléatoire et d'écriture.
La figure 5 tailles de blocs différents pour 4Ko HMB aléatoires affectent les performances du lecteur
Nous pouvons observer que, bien que la tendance générale avec une efficacité croissante de la taille de HMB et mieux, mais quand suffisamment de ressources en temps HMB, les performances de SSD va commencer proche de la saturation (saturation). En effet, quand un nombre suffisant de cas HMB ensuite, le contrôleur SSD peut effectuer des opérations de lecture et d'écriture pour toutes les informations requises du système (comprenant L2P Mapping Table) placé à l'intérieur HMB.
Ainsi, des performances optimisées DRAM Moins SSD peut être considéré (dans la performance théorique équivalente à la configuration native à savoir la même ressource DRAM SSD). Par conséquent, lorsque les fabricants dans l'architecture de conception du firmware du contrôleur SSD, la nécessité d'examiner comment les structure de données du système qui permet des performances DRAM moins SSD a atteint le point de saturation dès que possible.
Autrement dit, comment concevoir dans la DRAM moins SSD sous une taille de l'ensemble des structures de données du système de soutien HMB HMB, en tenant compte de la consommation des ressources de la mémoire et la vitesse d'accès, même optimisé au point de vue de la probabilité statistique plus facilement affecté au SSD La situation, est devenu les fabricants de contrôleurs SSD dans le débat à venir sur la ligne de produits PCIe DRAM-Moins SSD du gagnant.
Alors que l'amélioration des performances est certainement ce que HMB était censé faire, après avoir parlé de performance, nous devons revenir en arrière et nous concentrer sur l'exigence la plus fondamentale pour tout stockage: l'intégrité des données.
Réfléchissons à la question: pour les contrôleurs SSD, est-ce que 100% de confiance est donnée à toutes les informations qui existent dans HMB? Dans une situation idéale, la réponse est oui, dans la pratique, nous recommandons toujours Mécanisme de sécurité assez fort.
Lorsque DRAM Moins SSD HMB a été affecté à une ressource, quelles informations seront stockées dans HMB intérieur? En fait, la réponse à cette question sera conçu avec divers firmware du contrôleur SSD est différent. Mais la mémoire tampon de données Les tampons de données, les tables de mappage L2P ou les informations système requises par les contrôleurs restants sont toutes des options possibles.
Certaines de ces informations sont importantes ou impossibles à reconstituer pour le contrôleur SSD. Lorsque NVMe a introduit HMB, il a fallu que le contrôleur SSD du HMB pris en charge garantisse les données dans le SSD sans attendre la désactivation de la fonction HMB. L'intégrité de
En outre, un accès ou une distorsion inattendu ou même illégitime de l'hôte côté hôte dans la transmission de données peut affecter les informations stockées dans le HMB. Comment garantir que l'intégrité des données stockées dans le HMB est devenue la PCIe DRAM- Moins de SSD un sujet.
Assurer l'intégrité de la transmission de données SSD Le mécanisme E2EDPP se démarque
Sur le marché des disques SSD, les solutions devraient avoir la capacité de garantir l'intégrité des données lors de leur déplacement entre l'hôte et l'extrémité de l'appareil. 6) est un ensemble assez populaire de mécanismes pour atteindre cet objectif.Lorsque les données sont lues ou écrites, son chemin traverse différents sites et écrit sur l'hôte → IP PCIe → Processeur → Tampon de données → Moteur de sécurité → Flash IP → Flash NAND, le chemin de lecture est inversé.
Figure 6 Protection de chemin de données de bout en bout (y compris le chemin de données HMB)
L'objectif principal de ce mécanisme de protection en plus d'assurer la transmission de données est protégé, si le mouvement de la RAM du contrôleur de données se produit Soft Error, la conception globale a également la capacité de déboguer, pour éviter les mauvaises données envoyées à l'hôte.
Maintenant que les SSD DRAM-Less sont capables de stocker des informations spécifiques sur l'hôte en prenant en charge la fonction HMB, le mécanisme E2EDPP doit également être étendu pour assurer la transmission bidirectionnelle des données HMB entre l'hôte et le périphérique simultanément.
Comment assurer l'intégrité des données sur le chemin de transmission d'informations HMB et regarder la conception de chaque fabricant de contrôleur SSD Un des concepts faciles est d'ajouter des données HMB avec Parity Check ou Cyclic Redundancy Check, CRC) est utilisé pour détecter s'il y a une erreur dans les données.Une fois que le test échoue, le contrôleur effectue immédiatement la gestion des erreurs.
D'autre part, en raison des données de HMB sont stockées dans la mémoire vive à l'intérieur du côté hôte, bien que dans les spécifications NVMe exigent explicitement ce bloc pendant HMB SSD peut démarrer l'accès uniquement, mais tout dysfonctionnement se produit du côté hôte même des actes malveillants ont accès lorsque l'information HMB peut être acquis HMB et le stockage des données même sur la base des informations acquises sabotage affectant ainsi l'utilisateur. Ainsi, il est possible en outre d'être écrit sur le côté hôte est d'abord chiffré, puis transmis jusqu'à ce que le côté de l'appareil de relire ces informations HMB, le même est déchiffré et les données de test complet avant de les réutiliser (Figure 7).
La figure 7 HMB débogage Mécanismes de chiffrement et de déchiffrement information et schéma simple
HMB croient en assurer les questions d'intégrité et de sécurité des données sur les différents fabricant de contrôleur SSD il y a un large éventail de moyens de mise en œuvre. Quel est le meilleur programme de pratique est actuellement peut-être pas encore concluants, mais certainement utilise HMB pour stimuler DRAM moins les performances SSD en même temps, la conception globale du système doivent encore renforcer les mécanismes de protection des données pour assurer l'exactitude des données utilisateur. de cette façon, HMB vraiment bonne chance de DRAM moins SSD peut entraîner une baisse des Un domaine