Diferentes tecnologías de acceso ¿Qué cambiará cuando se enchufa la memoria dinámica de acceso aleatorio (DRAM)? Cuando se agregan celdas de almacenamiento en una DRAM con puntos finales de control y datos, Se denomina celda DRAM 1T1C. El punto final de control, es decir, la línea de palabra (WL), se usa para transmitir la señal de dirección. El punto final de datos, es decir, la línea de bit (BL), se usa para transferir valores de datos.
Diferencias de estructura de matriz
Durante mucho tiempo, las líneas de bits entre los arreglos de células DRAM se configuraron utilizando un patrón de par diferencial, por lo que las líneas de bits se dividieron en '+ BL' y '-BL'; este conjunto Estructura denominada matriz de almacenamiento diferencial (matriz de almacenamiento diferencial), que incluye la estructura de matriz del chip DRAM denominado chip DRAM diferencial. En comparación con la matriz de almacenamiento diferencial, la nueva tecnología de acceso se puede utilizar con un solo extremo para Configuración, por lo que la línea de bit es 'BL'; Este documento denominó a la estructura de matriz como una matriz de almacenamiento de extremo único, una matriz DRAM que contiene esta estructura de matriz denominada chip DRAM de terminación única.
Presenta un diagrama de circuito de la unidad de almacenamiento en la parte superior izquierda de la Fig. 1, que es 1T1C DRAM unidad de chip de memoria. En la Fig. 1, para mayor claridad La diferencia entre el diferencial y matrices de almacenamiento matriz de almacenamiento de terminación única, en particular la mitad superior del dibujo diferencial en matrices de almacenamiento, a su vez dibujada en la mitad inferior de las matrices de almacenamiento de un solo extremo. esto es para que el espacio de direcciones se establece en 4, en el que los conductores de conexión del circuito que se está dirigiendo WL0 a WL3 circuito de transmisión de datos. está conectado cables para matrices de almacenamiento diferencial BL00 diseñado (+ BL) y BL10 (-BL), es el ancho de los datos 2, y es incluso necesario, pero el, su anchura de los datos a matrices de almacenamiento más allá de BL0 de terminación única 1, puede ser impar. matrices de almacenamiento diferencial tienen la conexión del alambre complejo, y deben estar conectados para hacer frente a las líneas de cruz, que también se conoce como conexión de paridad, como el apareamiento BL00 WL0 y WL2 es acceder a los datos.
Como se desprende de la Figura 1 matrices de almacenamiento de terminación única con respecto a las ventajas de las matrices de almacenamiento diferencial es que la conexión simple de todos los conductores limpiamente, lo que puede reducir la carga de trabajo cuando se enrolla unidad de almacenamiento de la disposición y para simplificar la disposición ; entidad tensión de circuito extraíble diferencial corriente de fuga influencia mutua de la unidad de almacenamiento frente a la otra, es decir, aquellos que afectará el valor de la tensión de la celda de memoria durante otro transistor de acceso que se atribuye a la razón.
Las diferencias en las especificaciones de diseño
En las especificaciones de diseño, un chip de DRAM se desplegará una serie de matrices de almacenamiento, en el presente documento nombrado estos área de disposición matriz de almacenamiento de una matriz de memoria se forma, y esta matriz de memoria dividida en muchas bloque de memoria a su vez, estos pueden ser agregados en un bloque de memoria bloque de clúster (grupo de bloques). en el chip de DRAM se expone en el presente documento en la figura 2 para hacer que su estructura interna, el espacio de direcciones de configuración de bloques misma memoria, el bloque se refiere como espacio, este espacio contiene una pluralidad de bloques y igual a la anchura de la matriz de almacenamiento de datos de una sola terminal, o que comprende una pluralidad de datos con un ancho igual a la mitad de las matrices de almacenamiento diferencial. marcados medios de sujeción (Hold celular) y una unidad de actualización (célula Refresh) en los dibujos, que son necesarios con Active Hold y Active Refresh. Las tareas de actualización locales se pueden realizar a través de tecnología paralela al incluir controladores de actualización y decodificadores de columnas dentro del bloque de memoria.
Hay muchos factores que pueden determinar el bloque de espacio (SBLOCK), como la tarea de actualización se lleva a cabo cuando la frecuencia de reloj, espera a que la actualización de la hora de finalización del trabajo, actualiza el intervalo de tiempo de ejecución del trabajo y realizar una operación de acceso; estos factores se denominan actualización cuando el número de frecuencia de reloj de bit (fCrefresh), la latencia (T_wait), el producto del tiempo de actualización (t_refresh) y el tiempo de acceso (t_access). ancho del bloque de datos espaciales (w_data) está contenida en el bloque de memoria llamado Capacidad de bloque (C_block) La relación entre estos factores puede expresarse mediante las siguientes ecuaciones matemáticas, con los siguientes ejemplos:
Figura 2: arquitectura interna del chip DRAM
Diferencias en la estructura física
En una estructura sólida, una línea de un solo bit que conecta todas las celdas de memoria en una sola matriz de memoria, la longitud del cable metálico y las capacidades parásitas limitan el espacio máximo de bloques, desde el diseño de la matriz de memoria y las características de las celdas de memoria Estos factores se ilustran en la Figura 3. La Figura 3 presenta una estructura física para ilustrar el diseño de los alambres de metal en la matriz, donde la vista lateral presenta una matriz de almacenamiento diferencial colocando los alambres metálicos conectados a + BL y -BL sobre la capa de metal subyacente. Al igual que la primera capa de metal, indicada por una línea punteada gruesa en la figura, la matriz de almacenamiento de extremo único coloca los cables metálicos conectados al BL en la capa metálica superior, como la tercera capa de metal, adelgazada en la figura Las líneas continuas muestran que la vista superior de la matriz de almacenamiento diferencial ensanchará el cable metálico para aumentar la capacitancia parásita, la matriz de almacenamiento de extremo único pero en su lugar utilizará el ancho de línea más pequeño para eliminar la capacitancia parásita.
Hacer el siguiente control 3, cuando el transistor WL0 o WL1 se enciende después de eso, se descarga el condensador conectado al mismo o a BL + -BL o BL, la corriente de línea de bits está conectado al alambre de metal después de un período del conductor de datos, y los datos recibidos . es que todos los de la capacitancia parásita del alambre metálico está marcado en la figura como 'C_BL', que la capacidad también está asociado para implementar la función de reescritura circuito de hardware; Fig. hay un punto de prueba (TP) para el almacenamiento de la unidad de almacenamiento de detección estado, el voltaje es decir, su valor de tensión se almacena (V_storage). cuando la carga se mueve gradualmente hasta el punto de la prueba de alambre de metal, puntos de prueba de tensión también se reduce, además, esos transistores conectado a la línea de bits corriente de fuga Jie, incluso una salida de controlador de datos, por lo tanto, la carga transferida a un alambre de metal que será quitado. Si el aumento de la capacitancia puede ralentizar carga C_BL partir de la velocidad de arrastre del alambre de metal, sin embargo, metal conduce desde los puntos de prueba necesidad de obtener más carga para acumular un valor de tensión suficiente, el valor de los datos se determina de modo que ésta pueda, además aumenta el tiempo de precarga; este fenómeno aumentará el tiempo de operación de lectura y un retorno . Tiempo de la preparación si los posibles enfoques capacitancia C_BL para acortar el tiempo de carga, pero se drenará rápidamente la carga que puede ser transferida a un alambre de metal a cero, y el valor de tensión de la prueba será rápidamente punto cero; la como ocurre fenómeno aumento resultante en el receptor de datos no se puede determinar el valor de datos, sin embargo, es posible mejorar la eficacia global de los datos a través del receptor se resuelve. esta capacitancia parásita a la diferencia de la matriz de almacenamiento es suficientemente grande en términos de eléctrica valores para determinar la capacidad de datos, para almacenar un conjunto de una sola de composición para obtener el mínimo deseado pero capacitancia, o escribiendo más tiempo de lo necesario para restaurar de nuevo al estado de almacenamiento, puede ser necesario para mantener una mayor capacidad está siendo leído por el valores de datos ni siquiera pueden determinar los valores de los datos.
El rendimiento global es proporcional al valor máximo del bloque de espacio del receptor de datos, que es proporcional a la capacidad eléctrica de la unidad de almacenamiento interno (C_storage), es inversamente proporcional a la capacitancia parásita de alambre de metal, es inversamente proporcional al valor de resistencia total de alambre de metal, es inversamente proporcional a la ruta actual la corriente de fuga total de dinámica (i_DTLC) entre los que Han Yi es decir, cada vez que hay será cambiado dinámicamente de acuerdo con valores de voltaje almacenados en la unidad de almacenamiento cuando se está accediendo a una matriz de almacenamiento a través de la carga de la ley de condensador de la presión parcial puede calcular el valor de la tensión que se está leyendo en la línea de bits de los datos, es decir, 'V_BL (@reading)', tal como la ecuación matemática, en el que, 'V_BL (@reading)' que es una diferencia en la línea de bit Valor de voltaje, 'V_precharge' es un valor de voltaje precargado que es 1 / 2V_dd en la matriz de almacenamiento diferencial y 0:
Diferencias en el voltaje de almacenamiento
Antes de entrar en esta primera relación claramente definir los siguientes términos: 'una tensión de alimentación (V_dd)' es la tensión de alimentación se encuentra fuera de la unidad de almacenamiento, el circuito de lógica digital se suministra hacia la tensión de alimentación positiva; 'voltaje de almacenamiento (V_storage ) 'para la recepción de un valor de voltaje de la celda de memoria se encuentra y tratar de mantener su nivel lógico correspondiente al valor de datos se proporciona durante la lectura;' durante la tensión de identificación (V_discerning) 'es receptor de datos durante una lectura o actualización más pequeño posible cambiar el valor de la tensión límite de discriminación de datos; 'límite mínimo de ruido (V_margin〡MIN)' de datos también es capaz de identificar varios tipos de interferencia de ruido durante datos dentro del receptor durante una lectura o actualización el valor mínimo del valor de la tensión límite, el ruido de la fuente de alimentación comprende un ruido y un ruido de conmutación; 'diferencia de voltaje mínimo (ΔV〡MIN))' igual a la tensión diferencial para minimizar la frontera ruido, durante una lectura o durante una posible actualización los datos de tensión mínima almacenados también puede ser un valores de datos de autenticación receptor, que también afecta el límite de tensión cuando se someten a la hora de actualización del ruido de interferencia. además, 'voltaje de la celda (V_CELL)' es el autor Un método de aprovisionamiento Tabla RAT tensión sobre la SRAM propuesto, que es diferente de la utilización de la tensión almacenada.
La Figura 4 presenta el diferencial de voltaje almacenado y matriz de almacenamiento matriz de almacenamiento de un solo extremo y resaltar diferencias entre la unidad de almacenamiento individual con el fin de ignorar la diferencia en la diferente tecnología de acceso de matrices de almacenamiento, de modo que una forma de onda de tensión correspondiente a la figura. el circuito de hardware es una sola unidad de almacenamiento. en otras palabras, esta es la diferencia entre la tensión almacenada se fija en aproximadamente los mismos parámetros de proceso, la capacitancia y la corriente de fuga en comparación.
La tensión de puerta del transistor (v_T) hace que el voltaje almacenado es menor que la tensión de alimentación, si la tensión de puerta se incrementa gradualmente de cristal que se puede almacenar de tensión se aproxima gradualmente a la tensión de alimentación. Matrices de almacenamiento diferenciales con el fin de eliminar la tensión de puerta, entonces Durante el período de acceso, el voltaje de la línea de palabra alcanzará al menos la tensión de suministro más la tensión de la compuerta de modo que la tensión de almacenamiento máxima sea igual a la tensión de alimentación. La matriz de almacenamiento de terminación única puede lograr el mismo Además, los transistores de alto voltaje de compuerta se pueden usar a través de técnicas de proceso de voltaje de compuerta múltiple, lo que reduce la corriente de fuga y reduce las corrientes de fuga usando el proceso de triple pozo. ) Para diseñar el controlador de salida del decodificador de columna, de modo que la línea de palabra pueda ser un transistor de corte de voltaje negativo.
El diagrama de forma de onda de tensión de la figura 4 muestra el estado operativo formado por el efecto de eliminar la tensión de la puerta. El voltaje almacenado de la matriz de memoria diferencial alcanza primero el valor de tensión precargado antes de escribirse valores de tensión, sin embargo, no hay período de extremo único valor de la tensión de almacenamiento de matrices de precarga que sostiene, la tensión diferencial de almacenamiento matriz de almacenamiento convertirse gradualmente casi veces y media el valor del voltaje de fuente de alimentación, sin embargo, las matrices de almacenamiento de terminación única Se está acercando gradualmente al valor de voltaje mínimo, que es el valor de voltaje de tierra. Esto muestra que el tiempo de actualización de la matriz de almacenamiento de terminación única es aproximadamente el doble de la matriz de almacenamiento diferencial.
La figura 5 es eficaz para resaltar las diferencias entre el diferencial y matriz de almacenamiento de extremo único de las matrices de almacenamiento, de modo que un diagrama de presentación de forma de onda de voltaje afecta se añade está formado en el período de dirección de la tensión de puerta, menor es el máximo valor de la tensión de almacenamiento valor de tensión de fuente de alimentación, que afecta a la simetría de la matriz de almacenamiento de tensión diferencial. durante el periodo de retención, para el almacenamiento de matrices de almacenamiento de voltaje diferencial, la curva de descarga alcanza veces y media más rápido que el valor de la tensión de carga de la curva de potencia, de modo que El tiempo de actualización se vio forzado a acortarse, lo que muestra que el tiempo de actualización de la matriz de almacenamiento de terminación única es dos veces mayor que el arreglo de almacenamiento diferencial.
Via el análisis de algunos factores que afectan el tiempo, en el que la corriente de fuga es el factor principal, y es proporcional a la temperatura de funcionamiento. Fugas en el tiempo diferencial dentro de la única unidad de matriz de almacenamiento (tDleakage) y almacenada en la terminación única fugas tiempo (tSleakage) dentro puede ser expresado por la siguiente ecuación matemática, un solo elemento de matriz en el que, 't_zeroing' representa una unidad de almacenamiento de extremo único en cada ejecución del voltaje almacenado a tiempo cero, es decir, hora de inicio de la función de retención activo:
Desde que se accede a la versión actualizada cada vez que va a afectar el interior de cada unidad de almacenamiento cuando una matriz de almacenamiento, la unidad de almacenamiento por lo que el resto de la operación de acceso por el tiempo de actualización se acorta matriz de almacenamiento diferencial de tiempo llamado sistólica tiempo de contracción (σtDshrink) y tiempo de contracción de las matrices de un solo extremo de almacenamiento (σtSshrink) la siguiente ecuación matemática puede expresarse, en donde, 't_precharge' representante del tiempo de precarga, 't_rdvwr' representante del tiempo para leer o escribir, 't_rewrite representantes Tiempo de escritura:
Por diversas matrices de almacenamiento para ser expresados por la siguiente ecuación matemática en la operación de actualizar dinámicamente tiempo (σt_refresh @ de trabajo), y actualiza dinámicamente el tiempo de actualización de tiempo de diseño, en el que el número, 'T_access' en nombre de realizar una operación de acceso es diferente de:
Figura 4: Comparación del voltaje de almacenamiento de las celdas de memoria (sin Vt)
Conclusión
Sin embargo, las características de acceso de la matriz de memoria de un solo extremo son un desafío importante para el diseño del receptor de datos. Por lo tanto, se puede inferir que la celda DRT 1T1C El amplificador diferencial se usó para leer los datos desde su aparición. Este documento presenta una matriz de memoria de un solo extremo basada en los cambios de la tecnología de acceso DRAM, que se basa en la celda SRAM compuesta de triodo y otra resistencia. En resumen, la tecnología de reducción estática, las mismas características de acceso dinámico en la tecnología de proceso CMOS estándar, cuando el número de transistores de la celda SRAM se reduce a tres cuando las características originales son menores, en particular el acceso Diferentes características, y similar a la celda DRAM.