다른 액세스 기술 동적 랜덤 액세스 메모리 (DRAM)가 변경 될 때 변경되는 사항 DRAM의 스토리지 셀에 제어 및 데이터 종점이 추가되면, 이는 DRAM 1T1C 부라고하며, 상기 데이터 값을 통신하기 위해, 어드레스 신호, 데이터 포인트, 즉 비트 라인 (BL)에 전송하는 제어 포인트 즉, 워드 라인 (WL).
배열 구조의 차이점
오랫동안 DRAM 셀 어레이 중 비트 라인은 차동 쌍 패턴을 사용하여 구성되었으므로 비트 라인은 '+ BL'과 '-BL'로 나뉘어져 있었고이 어레이 (시차 스토리지 배열)라는 차동 구조 스토리지 어레이, DRAM 칩은 DRAM 칩에 차동. 스토리지 배열에 대하여 차동 불리는 이러한 구조의 배열을 포함하는, 새로운 액세스 기술은 싱글 - 엔디드 형성하는데 사용될 수있다 구성, 그래서 비트 라인은 'BL'이다.이 신문에서는 어레이 구조를 싱글 엔디드 스토리지 어레이라고 명명했으며,이 어레이 구조를 포함하는 DRAM 어레이는 싱글 엔드 DRAM 칩이라고 명명했다.
메모리 셀의 회로도는 1T1C DRAM 칩의 메모리 유닛 인도 1의 좌측 상부에 도시되어있다.도 1에서, 차동 메모리 어레이와 싱글 엔디드 메모리 어레이 사이의 차이를 명확히 비교하기 위해, 차동 스토리지 어레이에, 그리고 그림의 하단 절반은 단일 종단 스토리지 배열로.이 주소 공간은 와이어의 주소 지정 회로에 연결되어 4로 설정됩니다 데이터 전송 회로에 연결된 WL0 ~ WL3입니다 데이터 폭이 2이고 짝수 인 차동 저장 장치 어레이의 리드는 BL00 (+ BL) 및 BL10 (-BL)이지만 단일 종단 스토리지 배열은 데이터 폭이 BL0 인 BL0로 끝납니다 1 (홀수 일 수 있음) 차등 저장소 배열은 복잡한 와이어 연결을 가지고 있으며 BL00을 WL0 및 WL2와 함께 사용하여 데이터에 액세스 할 때 패리티 라인이라고하는 주소 라인을 사용하여 인터리브해야합니다.
그림 1에서 알 수 있듯이, 차동형 스토리지 어레이에 비해 싱글 엔디드 스토리지 어레이의 장점은 모든 와이어를 간단하고 깔끔하게 연결하여 와이어 권선의 필요성을 줄이고 스토리지 셀의 레이아웃을 단순화합니다 ; 차동 쌍에 의해 제거 될 수있는 물리적 회로 내의 전압은 트랜지스터의 누설 전류로 인해 액세스 동안 서로 영향을 미치는 메모리 셀의 전압, 즉 서로에 대해 서로 영향을 미친다.
사양 설계의 차이점
설계 사양에서는 DRAM 칩은 본원에 형성되는 메모리 어레이의 이러한 스토리지 어레이 레이아웃 영역이라는 스토리지 어레이의 개수, 차례로 다수의 메모리 블록으로 분할이 메모리 어레이가 배치되고, 이러한 메모리 블록에 통합 될 수있다 클러스터 블록 (블록 클러스터). D 램 칩으로, 그 내부 구성은 메모리 뱅크 구성 동일한 주소 공간을 렌더링하기 위해,도 2에 본 명세서에서 설명되는만큼의 공간 블록 함이 공간은 복수의 블록을 포함하고, 싱글 엔디드 또는 차동 스토리지 어레이의 절반에 해당하는 폭을 갖는 복수 개의 데이터를 포함하는 데이터 저장 배열의 폭과 동일. 들고 표시 수단 (휴대 홀드)과 함께 요구되는 도면에서 갱신 부 (갱신 전지) 활성 홀더 (활성 유지) 및 자동 업데이트 (갱신 활성) 함수. 업데이트 제어기 평행 부분 업데이트 기술을 통해 수행 될 수있는 작업 및 디코더의 메모리 블록의 열을 포함한다.
클록 주파수, 작업 완료시 갱신을 대기 작업의 실행 시간 간격과 액세스 동작을 수행하는 갱신시 등의 업데이트 작업으로 공간 블록을 결정할 수 많은 요인 (SBLOCK)이 수행되고, 이들 인자는 업데이트라고도 비트 클록 주파수의 수 (fCrefresh), 지연 (T_wait) 업데이트 시간 (t_refresh)과 액세스 시간 (t_access). 공간 데이터 블록의 폭 (w_data)의 생성물라는 메모리 블록에 포함되는 경우 블록 용량 (C_block) 이러한 요소들 사이의 관계는 다음과 같은 수학 공식으로 표현 될 수 있습니다.
그림 2 : DRAM 칩 내부 아키텍처
물리적 구조의 차이
견고한 구조에서, 단일 메모리 어레이상의 모든 메모리 셀, 금속 와이어의 길이 및 기생 커패시턴스를 연결하는 단일 비트 라인은 메모리 어레이의 레이아웃 및 메모리 셀의 특성으로부터 최대 블록 공간을 제한한다 그림 3은 다이상의 금속 와이어의 레이아웃을 보여주는 물리적 구조를 보여주는데, 측면도는 하부 금속 레이어 위에 + BL 및 -BL에 연결된 금속 와이어를 배치하는 차동 저장 어레이를 제공하며, 도면에서 두꺼운 점선으로 표시된 제 1 금속층과 유사하게, 단일 종단 저장 어레이는 대신에 제 3 금속층과 같이 상부 금속층 상에 BL에 연결된 금속 와이어를 도면에서 가늘게 배치한다 실선은 차동 스토리지 어레이의 평면도가 기생 커패시턴스를 증가시키기 위해 금속 와이어를 넓히고, 단일 종단 스토리지 어레이가 아니라 기생 용량을 제거하기 위해 가장 작은 선폭을 사용하는 것을 보여줍니다.
아래 그림 3을 참조하십시오 WL0 또는 WL1이 트랜지스터를 켜면 연결된 커패시터가 BL 또는 + BL 또는 -BL로 방전됩니다. 비트 라인의 전류는 금속선을 통해 데이터 드라이버에 연결되고 데이터가 수신됩니다 그림에서 기생 와이어의 총 커패시턴스는 그림에서 'C_BL'로 표시되어 있으며,이 특성은 후기 입 기능을 가능하게하는 하드웨어 회로와 관련이 있으며 그림에서 메모리 셀의 저장을 감지하는 테스트 포인트 (TP)가 있습니다 상태의 전압 값은 저장 전압 (V_storage)입니다. 충전 점이 금속 선으로 점차 이동하면 테스트 점 전압이 점차 감소하고 트랜지스터에 연결된 비트 선이 점차 감소합니다 데이터 드라이버의 출력조차도 누설 전류가 있기 때문에 금속 와이어로 전송되는 전하가 제거됩니다. 그러나 C_BL의 커패시턴스를 증가 시키면 금속 와이어에서 전하 제거 속도가 느려지므로 금속 데이터 값을 결정하고 사전 충전 시간을 늘릴 수있을 정도로 전압을 축적하기 위해 와이어를 테스트 포인트에서 더 많이 충전해야하므로 작업을 읽고 반환하는 데 걸리는 시간이 증가합니다 쓰기 동작 시간 .C_BL 커패시턴스가 영으로 접근하여 사전 충전 시간을 단축 할 수 있지만 금속 와이어로 이동하면 커패시턴스가 빠르게 소모되어 테스트 포인트 전압 값이 빠르게 0으로 돌아갑니다. 그러나 데이터 수신기가 데이터 값을 결정하지 못하게하는 스파이크와 같은 현상은 데이터 수신기의 전반적인 성능을 향상시킴으로써 해결 될 수 있습니다.이 기생 커패시턴스는 차동 스토리지 어레이에 대해 충분히 커야합니다 용량은 데이터 값을 결정하지만 싱글 엔디드 스토리지 어레이의 경우 가장 작은 커패시턴스를 기대합니다. 그렇지 않으면 스토리지 상태를 복원하기 위해 더 긴 write-back 시간이 필요할뿐만 아니라 읽는 시간을 유지하기 위해 더 많은 커패시턴스가 필요할 수 있습니다 데이터 값 또는 심지어 데이터 값을 판단 할 수 없습니다.
전체적인 성능은 내부 저장 부 (C_storage)의 전기 용량에 비례하는 데이터 수신기의 공간 블록의 최대 값에 비례하고, 금속 배선의 기생 용량에 반비례하는, 금속 선재의 전체 저항 값에 반비례하고, 전류 경로에 반비례 그 분압의 커패시터의 법칙 전하 통해 스토리지 어레이를 액세스 할 때 한이 즉마다 동적 저장 부에 저장된 전압 값에 따라서도 변경 될 중에서 동적 총 누설 전류 (i_DTLC) 수 데이터의 비트 선에 판독되는 전압 값을 산출, 즉 'V_BL (@reading)'와 같은 수학 식,에있어서, "V_BL (@reading)"비트 라인에서의 차이 인 전압 값 'V_precharge'프리 차지 전압 값은 차동 스토리지 어레이는 1 / 2V_dd를가되는 전압 값이, 상기 저장 어레이는 단일 종단 0 :
저장된 전압 차
먼저 유입되는 다음의 용어를 정의 명확히 관련 전에 : ( '축전 전압 V_storage'전원 전압 (V_dd)은 '디지털 논리 회로는 양의 전원 전압을 향해 공급되고, 상기 공급 전압이 상기 저장 부 외측에있다 ) '있는 메모리 셀의 전압 값을 수신하고, 상기 데이터 값에 대응하는 그 논리 레벨은 판독 동안 제공되는 유지하려고위한' '식별 전압 (V_discerning)'중에 읽기 또는 업데이트 중에 데이터 수신기 인 가장 미세한 전압 변화에 대한 데이터 값의 한계를 식별 할 수 있으며 'V_margin'MIN '은 데이터 수신자가 판독 또는 업데이트 기간 동안 모든 종류의 잡음에 의해 간섭을받을 때 데이터를 식별 할 수도 있습니다 값의 최소 경계 전압 값, 잡음은 전력 잡음과 스위칭 잡음을 포함하며, '최소 차 전압 (ΔV〡MIN))'은 판독 또는 업데이트 중에 식별 전압에 최소 잡음 경계를 더한 값과 같습니다. 잡음에 의해 신호가 방해받을 때 데이터 수신기가 식별 할 수있는 최소 저장 전압 또한 업데이트 시간의 한계에 영향을 줄 수 있습니다. 또한 '셀 전압 (V_cell)'은 저자입니다 저장된 전압의 사용과는 다른 제안 SRAM 대해 전압 RAT 표 프로비저닝 방법.
그림 4는 차동 스토리지 어레이와 단일 종단 스토리지 어레이 스토리지 전압을 보여 주며 단일 스토리지 장치의 차이를 강조 표시합니다. 액세스 기술의 차이점에서 다양한 스토리지 어레이를 무시하기 위해 하드웨어 회로에는 단일 저장 장치가 있습니다. 즉, 동일한 프로세스 매개 변수, 커패시턴스 및 누설 전류로 설정되어 저장 전압의 차이를 비교합니다.
트랜지스터 (V_t)의 게이트 전압은 저장 전압을 공급 전압보다 낮추고, 트랜지스터의 게이트 전압을 점차적으로 증가 시키면 저장 전압은 서플라이 전압에 점차 가까워진다. 게이트 전압을 제거하기 위해, 차동 저장 어레이 액세스 기간 동안 워드 라인 전압은 최소 공급 전압과 게이트 전압에 도달하여 최대 저장 전압이 공급 전압과 같아집니다. 단일 종단 스토리지 어레이는 또한 다중 게이트 전압 공정 기술을 통해 높은 게이트 전압 트랜지스터를 사용할 수 있으므로 트리플 웰 공정을 사용하여 누설 전류를 낮추고 누설 전류를 줄입니다. ) 칼럼 디코더 출력 드라이버를 설계하여, 워드 라인이 네거티브 전압 차단 트랜지스터가되도록 할 수있다.
그림 4의 전압 파형 다이어그램은 게이트 전압을 제거하는 효과로 형성된 작동 상태를 보여줍니다. 차동 메모리 어레이의 저장된 전압은 기록되기 전에 먼저 프리 차지 전압 값에 도달합니다 그러나, 단일 엔디드 메모리 어레이는 프리 차지 전압 값을 가지지 않으며, 차동 메모리 어레이의 저장 전압은 유지 기간 동안 서플라이 전압 값의 절반에 점차 접근한다. 그러나, 단일 종단 메모리 어레이 점진적으로 접지 전압 값 인 최소 전압 값에 도달하고 있습니다. 이는 단일 종단 스토리지 배열 업데이트 시간이 차동 스토리지 어레이의 약 두 배임을 보여줍니다.
그림 5는 게이트 전압을 추가하여 차동형 스토리지 배열과 단일 종단 형 스토리지 배열 간의 이점의 차이를 강조한 효과를 보여줍니다. 쓰기 기간 동안 최대 저장 전압은 낮습니다 전원 전압에서 이것은 차동 메모리 어레이의 전압 대칭에 영향을 미치며, 차동 메모리 어레이의 저장 전압에 대해서는 방전 곡선이 유지 기간 동안의 충전 곡선보다 빠르게 전원 전압 값의 절반에 도달하므로 업데이트 시간이 단축되어 단일 스토리지 배열 업데이트 시간이 차동 스토리지 배열보다 두 배나 더 많이 나타납니다.
누설 전류가 주 요인이고, 동작 온도에 비례하는 상기 시간에 영향을 미치는 몇몇 인자의 분석, 비아. 단일 스토리지 어레이 부 (tDleakage) 내부의 차분 시간에 누수와 싱글 엔디드 저장된 't_zeroing'는 제로 시간에 저장된 전압의 각 실행에 단일 종단 저장 부를 나타내고, 즉, 활성 유지 기능의 시작 시간은 다음 수학 식에 의해 표현 될 수있는 하나의 배열 요소 내의 시간 (tSleakage)를 누출 :
각 스토리지 유닛의 내부에 영향을 미칠 때마다 업데이트가 액세스되기 때문에 때 스토리지 어레이, 업데이트 시간에 의해 액세스 동작의 나머지의 이름 수축기 시간 미분 스토리지 배열을 짧게하도록 기억 부 수축시 (σtDshrink)과, 프리 차지 시간 't_precharge'대표 시간 't_rdvwr 대표자 읽거나 쓰는 싱글 엔드 스토리지 어레이는 다음 수학 식에 표현 될 수있다 (σtSshrink)'t_rewrite 대표 수축 시간 답장 시간 :
다양한 스토리지 어레이가 동작은 다음 수학 식으로 표현 될 동적으로 시간 (σt_refresh의 @ 가공)을 업데이트하고, 동적 액세스 동작을 수행하는 대신에 숫자 "T_access '는 상이한 특징, 설계 시간의 갱신 시간을 업데이트 :
그림 4 : 메모리 셀의 저장 전압 비교 (Vt없이)
결론
그러나 싱글 엔디드 메모리 어레이의 액세스 특성은 데이터 리시버의 설계에있어 중요한 도전 과제이며, 따라서 1T1C DRAM 셀 이 논문은 3 극관과 다른 저항으로 구성된 SRAM 셀을 기반으로 한 DRAM 액세스 기술의 변화를 기반으로 한 싱글 엔디드 메모리 어레이를 제공한다. 간단히 말해서, 정적 감소 기술, SRAM 셀 트랜지스터의 수를 3으로 줄이면 표준 CMOS 공정 기술에서와 동일한 동적 액세스 특성, 원래 기능이 적을 때, 특히 액세스 DRAM 셀과는 다른 특성 및 유사성.