अलग-अलग एक्सेस टेक्नोलॉजीज जब गतिशील रैंडम एक्सेस मेमोरी (डीआरएएम) घुमाएगा तो क्या बदल जाएगा? जब डीआरएएम में भंडारण कोशिकाओं को नियंत्रण और डेटा समापन बिंदुओं के साथ जोड़ दिया जाता है, यह 1T1C DRAM इकाई कहा जाता है; जिसमें नियंत्रण endpoint अर्थात शब्द लाइन (WL), पता संकेत, डेटा अंतिम बिंदु अर्थात बिट लाइन (बीएल) संचारण, डेटा मान संवाद स्थापित करने के लिए के लिए।
सरणी संरचना मतभेद
एक लंबे समय के लिए, डीआरएएम सेल सरणियों के बीच बिट लाइनों को एक अंतर जोड़ी पैटर्न का उपयोग करके कॉन्फ़िगर किया गया था, इसलिए बिट लाइनों को '+ BL' और '-BL' में विभाजित किया गया; यह सरणी अंतर संरचना भंडारण सरणियों (अंतर भंडारण सरणी) का नाम दिया, DRAM चिप ऐसी संरचनाओं की एक सरणी, DRAM चिप पर अंतर। भंडारण सरणी के संबंध में अंतर बुलाया भी शामिल है, एक नया पहुँच प्रौद्योगिकियों बनाने के लिए एक एकल समाप्त हो गया इस्तेमाल किया जा सकता कॉन्फ़िगरेशन, इसलिए बिट लाइन 'बीएल' है; इस पेपर ने सरणी संरचना को एक एकल-समाप्त मेमोरी एरे के नाम से रखा, डीआरएएम सरणी जिसमें सरणी संरचना होती है, जिसे सिंगल-एनडेड डीआरएएम चिप कहा जाता है।
स्पष्टता के लिए अंतर और एकल एंडेड भंडारण सरणी भंडारण सरणियों, विशेष रूप से ड्राइंग के ऊपरी हिस्से के बीच अंतर अंजीर के ऊपरी बाएँ में भंडारण इकाई के एक सर्किट आरेख प्रस्तुत करता है। 1, जो 1T1C DRAM मेमोरी चिप इकाई है। छवि में। 1, एकल एंडेड भंडारण सरणियों के निचले आधे में तैयार बारी में, भंडारण विन्यास में अंतर। यह वह जगह है, ताकि पता स्थान 4 पर सेट किया जाता है, जिसमें सर्किट कि WL3। आंकड़ा संचरण सर्किट करने के लिए WL0 संबोधित कर रहा है के जोड़ने कंडक्टर जुड़ा हुआ है अंतर भंडारण सरणियों तैयार किया गया BL00 (+ बीएल) और BL10 (-BL) के लिए तारों, यह डेटा चौड़ाई 2 है, और यहां तक कि आवश्यक है, लेकिन एकल समाप्त हो गया BL0 परे भंडारण सरणियों के लिए, अपने डेटा चौड़ाई 1 हो सकता है अजीब। अंतर भंडारण सरणियों जटिल तार कनेक्शन है, और लाइनों को संबोधित करने के जो भी रूप में समता कनेक्शन डेटा BL00 WL0 और WL2 संभोग तक पहुँचने के लिए की तरह है जाना जाता है कनेक्ट होना आवश्यक है पार,
के रूप में 1 अंतर भंडारण सरणियों के फायदे के संबंध में एकल एंडेड भंडारण सरणियों चित्रा से स्पष्ट है यह है कि सफाई से सभी कंडक्टर के सीधा संबंध है, जब लेआउट भंडारण इकाई घुमावदार जो काम का बोझ कम कर सकते हैं और व्यवस्था को आसान बनाने के , दूसरे के सामने भंडारण इकाई की इकाई हटाने योग्य सर्किट वोल्टेज अंतर रिसाव वर्तमान पारस्परिक प्रभाव है, यानी उन है कि एक और पहुँच ट्रांजिस्टर उस कारण को जिम्मेदार ठहराया है के दौरान स्मृति सेल की वोल्टेज मूल्य को प्रभावित करेगा।
डिजाइन विशिष्टताओं में मतभेद
डिजाइन विनिर्देशों में, एक DRAM चिप भंडारण सरणियों के एक नंबर, के साथ साथ एक स्मृति सरणी के इन भंडारण सरणी लेआउट क्षेत्र नामित बनाई है, और इस स्मृति सरणी बारी में कई स्मृति ब्लॉक में विभाजित तैनात किया जाएगा, इन एक स्मृति ब्लॉक में एकत्रित किया जा सकता है क्लस्टर ब्लॉक (ब्लॉक क्लस्टर)। DRAM चिप पर से बताए गए चित्र 2 में इसकी आंतरिक संरचना, स्मृति बैंक विन्यास ही पता स्थान रेंडर करने के लिए, सेट किया गया है के रूप में स्थानिक ब्लॉक करने के लिए भेजा है, इस अंतरिक्ष ब्लॉकों की अधिकता होती है और एकल एंडेड, या एक चौड़ाई अंतर भंडारण सरणियों के आधे के बराबर के साथ डेटा की बहुलता शामिल की डाटा भंडारण सरणी की चौड़ाई के बराबर। पकड़े चिह्नित अर्थ है (सेल पकड़ो) और एक अद्यतन इकाई (ताज़ा सेल) चित्र में, जिसके साथ आवश्यक हैं सक्रिय धारक (सक्रिय होल्ड) और स्वचालित रूप से अपडेट (सक्रिय ताज़ा) समारोह। अद्यतन नियंत्रक एक विकोडक और काम की एक स्मृति ब्लॉक में एक स्तंभ समानांतर आंशिक अद्यतन तकनीक के माध्यम से किया जा करने के लिए शामिल हैं।
जब घड़ी आवृत्ति,, काम पूरा होने के समय अद्यतन के लिए इंतजार कर रहा है काम निष्पादन समय अंतराल और एक पहुँच कार्रवाई करते अद्यतन करता है इस तरह के अद्यतन कार्य के रूप में कई कारकों, (SBLOCK) अंतरिक्ष ब्लॉक निर्धारित कर सकते हैं किया जाता है, इन कारकों अद्यतन रूप में भेजा जाता बिट घड़ी आवृत्ति की संख्या (fCrefresh), प्रतीक्षा अवधि (T_wait), अद्यतन समय (t_refresh) और उपयोग समय (t_access)। स्थानिक डेटा ब्लॉक चौड़ाई (w_data) के उत्पाद स्मृति नामित ब्लॉक में निहित है जब ब्लॉक क्षमता (सी_ब्लॉक) इन कारकों के बीच संबंध निम्नलिखित उदाहरणों के साथ निम्नलिखित गणितीय समीकरणों द्वारा व्यक्त किया जा सकता है:
चित्रा 2: घूंट चिप आंतरिक वास्तुकला
शारीरिक संरचना में अंतर
इकाई की संरचना, एक भंडारण सरणी भंडारण इकाइयों के सभी के लिए एक एकल बिट लाइन से जुड़े, धातु के तार की लंबाई और परजीवी समाई अधिकतम स्थानिक ब्लॉक, लेआउट और भंडारण इकाई है जहाँ से भंडारण सरणियों का विश्लेषण करने की विशेषताओं को सीमित करता है इन कारकों। अंजीर। 3, मरने पर एक ठोस धातु के तार संरचना की एक योजनाबद्ध लेआउट प्रस्तुत करता है जिसमें अंतर उन धातु तारों + बीएल और तुलना नीचे धातु की परत पर -BL कनेक्शन के साथ भंडारण सरणी का एक पक्ष दृश्य पेश, एकल एंडेड भंडारण सरणियों लेकिन उन धातु के तार जुर्माना के रूप में, इस तरह के एक तिहाई धातु परत के रूप में बीएल में रखा आकृति में तुलना ऊपर धातु परत, से जुड़ा हुआ है, पहले धातु परत, एक योजनाबद्ध ड्राइंग में मोटी बिंदीदार रेखा की तरह ठोस लाइन एक भंडारण सरणी अंतर की एक योजनाबद्ध शीर्ष दृश्य धातु तारों चौड़ी परजीवी समाई बढ़ाने के लिए ;. बजाय एकल समाप्त हो गया भंडारण सरणी परजीवी समाई की न्यूनतम रेखा की चौड़ाई को दूर करने के लिए इस्तेमाल किया जा प्रस्तुत करता है।
, निम्न नियंत्रण 3, जब ट्रांजिस्टर WL0 या WL1 उसके बाद चालू किया गया है संधारित्र जुड़े निर्वहन करेंगे सिवा या बीएल करने के लिए + -BL या बीएल, बिट लाइन मौजूदा डेटा चालक की अवधि के बाद धातु के तार से जुड़ा है, और डेटा प्राप्त । कि धातु के तार के परजीवी समाई के सभी जो क्षमता भी हार्डवेयर सर्किट writeback समारोह को लागू करने के जुड़ा हुआ है 'C_BL', जैसा कि चित्र में चिह्नित है है;। अंजीर एक परीक्षण बिंदु (टीपी) का पता लगाने के भंडारण इकाई के भंडारण के लिए है राज्य, जैसे कि, उसके वोल्टेज मूल्य संग्रहीत किया जाता है वोल्टेज (V_storage)। जब प्रभारी धीरे-धीरे धातु के तार की कसौटी पर बात करने के लिए ले जाया जाता है, वोल्टेज परीक्षण अंक भी कम हो जाती है, इसके अलावा में, उन ट्रांजिस्टर बिट लाइन से जुड़े जी रिसाव वर्तमान, यहां तक कि एक डेटा चालक उत्पादन, इसलिए, प्रभारी एक धातु के तार को हस्तांतरित कि दूर ले जाया जाएगा। समाई में वृद्धि धातु के तार entrainment वेग से C_BL प्रभारी धीमा कर सकते हैं अगर, हालांकि, धातु परीक्षण अंक से ले जाता है एक पर्याप्त वोल्टेज मूल्य जमा करने के लिए और अधिक चार्ज प्राप्त करने के लिए की जरूरत है, डेटा मूल्य निर्धारित किया जाता है इतना है कि यह कर सकते हैं, इसके अलावा में precharge समय बढ़ जाती है; इस घटना पढ़ने आपरेशन समय और एक वापसी में वृद्धि होगी । समाई C_BL संभव दृष्टिकोण चार्ज समय छोटा होमवर्क समय यदि करने के लिए, लेकिन जल्दी चार्ज कि शून्य करने के लिए एक धातु के तार को हस्तांतरित किया जा सकता है, और परीक्षण होगा जल्दी से शून्य बिंदु के वोल्टेज मूल्य नाली जाएगा; उछाल घटना के रूप में डेटा रिसीवर डेटा मूल्य निर्धारित नहीं कर सकता है, जिसके परिणामस्वरूप होता है, तथापि, यह संभव रिसीवर के माध्यम से डेटा के समग्र प्रभाव हल किया जाता है को बढ़ाने के लिए है। भंडारण सरणी अंतर को यह परजीवी समाई बिजली के मामले में पर्याप्त रूप से बड़े है मान डेटा क्षमता निर्धारित करने के लिए, की एकल समाप्त हो गया प्राप्त करने के लिए कम से कम वांछित लेकिन समाई, या उससे अधिक समय से वापस भंडारण स्थिति को पुनर्स्थापित करने के लिए आवश्यक समय लेखन, एक बड़ी क्षमता बनाए रखने के लिए आवश्यकता हो सकती है के द्वारा पढ़ा जा रहा है एक सरणी के भंडारण के लिए डेटा मूल्य, या यहां तक कि डेटा मूल्य का न्याय करने में असमर्थ।
समग्र प्रदर्शन डेटा रिसीवर के अंतरिक्ष ब्लॉक, कि आंतरिक भंडारण इकाई (C_storage) की बिजली क्षमता के लिए आनुपातिक है की अधिकतम मूल्य के लिए आनुपातिक है, विपरीत रूप से धातु के तार के परजीवी समाई के लिए आनुपातिक है, विपरीत रूप से धातु के तार की कुल प्रतिरोध मूल्य के लिए आनुपातिक है, विपरीत वर्तमान पथ के लिए आनुपातिक है गतिशील कुल रिसाव वर्तमान (i_DTLC) जो बीच में हान यी अर्थात जब भी गतिशील रूप से भंडारण इकाई में संग्रहीत वोल्टेज मूल्यों के अनुसार जब यह आंशिक दबाव की संधारित्र के कानून के प्रभारी के माध्यम से एक भंडारण सरणी तक पहुँच रहा है बदल जाएगा कर सकते हैं वोल्टेज मूल्य कि डेटा के बिट लाइन में पढ़ा जा रहा है की गणना, जैसे कि, 'V_BL (@reading)', इस तरह के गणितीय समीकरण, के रूप में जिसमें, 'V_BL (@reading)' कि बिट लाइन में एक फर्क है वोल्ट वैल्यू, 'वी-प्रिपर', प्री-चार्ज वोल्टेज वैल्यू है जो अंतर भंडारण एरे में 1 / 2V_dd है और 0:
स्टोरेज वोल्टेज में अंतर
इस अनुच्छेद के विषय में आगे बढ़ने से पहले निम्नलिखित नामांकन स्पष्ट रूप से परिभाषित किया जाना चाहिए: 'आपूर्ति वोल्टेज (वी_एडी)' भंडारण इकाई के बाहर आपूर्ति वोल्टेज है, अर्थात डिजिटल लॉजिक सर्किट की ओर सकारात्मक वोल्टेज की आपूर्ति, भंडारण वोल्टेज (वी_स्टॉरेज) ) 'स्मृति सेल स्थित है एक वोल्टेज मूल्य प्राप्त करने और बनाए रखने के लिए डेटा मान के संगत अपने तर्क स्तर पढ़ने के दौरान प्रदान की जाती है की कोशिश के लिए,' पहचान वोल्टेज (V_discerning) 'के दौरान एक पढ़ने या अद्यतन के दौरान डेटा रिसीवर है सबसे नन्हा संभव वोल्टेज मान डेटा भेदभाव सीमा बदलने के लिए, 'कम से कम शोर सीमा (V_margin〡MIN) डेटा को भी पढ़ने या अद्यतन के दौरान रिसीवर के भीतर डेटा के दौरान शोर हस्तक्षेप के विभिन्न प्रकार की पहचान करने में सक्षम है मूल्य का न्यूनतम सीमा वोल्टेज मूल्य, शोर में बिजली शोर और स्विचिंग शोर शामिल है; 'न्यूनतम अंतर वोल्टेज (ΔV〡MIN))' पहचान वोल्टेज के बराबर है और न्यूनतम शोर सीमा, पढ़ने या अद्यतन करने के दौरान कम से कम वोल्टेज संग्रहीत डेटा भी एक रिसीवर प्रमाणीकरण डेटा मान, जब हस्तक्षेप शोर का अद्यतन समय के अधीन जो भी वोल्टेज सीमा को प्रभावित करता है हो सकता है। इसके अलावा, 'सेल वोल्टेज (V_CELL)' लेखक हैं प्रस्तावित SRAM, जो संग्रहीत वोल्टेज के उपयोग से अलग है के बारे में प्रावधान वोल्टेज RAT टेबल का एक तरीका।
चित्रा 4 संग्रहीत वोल्टेज अंतर और एकल एंडेड भंडारण सरणी भंडारण सरणी प्रस्तुत करता है और आदेश ताकि एक वोल्टेज तरंग अंजीर के अनुरूप, अलग भंडारण सरणियों पहुँच प्रौद्योगिकी के क्षेत्र में अंतर की अनदेखी करने में एक भंडारण इकाई के बीच अंतर पर प्रकाश डाला। हार्डवेयर सर्किट एक भंडारण इकाई है। दूसरे शब्दों में, इस संग्रहीत वोल्टेज के बीच अंतर एक ही प्रक्रिया पैरामीटर, समाई और तुलना रिसाव वर्तमान के बारे में पर सेट है।
ट्रांजिस्टर (v_T) के गेट वोल्टेज, गेट वोल्टेज दूर करने के लिए तो क्रम में कारण बनता है संग्रहीत वोल्टेज आपूर्ति वोल्टेज से कम है, अगर गेट वोल्टेज धीरे-धीरे कि संग्रहीत किया जा सकता क्रिस्टल बढ़ जाती है वोल्टेज धीरे-धीरे बिजली की आपूर्ति वोल्टेज दृष्टिकोण। विभेदक भंडारण सरणियों उपयोग की अवधि के दौरान शब्द लाइन वोल्टेज, कम से कम बिजली की आपूर्ति वोल्टेज के साथ साथ गेट वोल्टेज तक पहुँच जाता है, ताकि अधिकतम वोल्टेज आपूर्ति वोल्टेज भंडारण के बराबर। एकल एंडेड भंडारण सरणियों के अलावा एक ही विधि सुपरचार्जिंग के माध्यम से प्राप्त किया जा सकता कर देगा इसके अलावा, उच्च गेट वोल्टेज ट्रांजिस्टर का इस्तेमाल कई गेट वोल्टेज प्रक्रिया तकनीकों के जरिए किया जा सकता है, इस प्रकार ट्रिपल-अच्छी प्रक्रिया का उपयोग करके रिसाव चालू और रिसाव धाराओं को कम करने ) कॉलम डिकोडर आउटपुट ड्रायवर को डिजाइन करने के लिए, ताकि शब्द रेखा नकारात्मक वोल्टेज कट-ऑफ ट्रांजिस्टर हो।
अंजीर 4 एक वोल्टेज तरंग आरेख ऑपरेटिंग राज्य के गेट वोल्टेज पेश करने का प्रभाव निकाल कर बना है। पता अवधि में, अंतर वोल्टेज भंडारण सरणी भंडारण पहले precharge वोल्टेज तक पहुंच जाएगा, और उसके बाद के रूप में लिखा वोल्टेज मूल्यों, लेकिन, कोई एक एंडेड भंडारण सरणी precharge वोल्टेज मूल्य धारण अवधि, अंतर वोल्टेज भंडारण सरणी भंडारण धीरे-धीरे लगभग डेढ़ गुना बिजली की आपूर्ति वोल्टेज मूल्य बनने है, लेकिन, एक एंडेड भंडारण सरणियों यह धीरे-धीरे न्यूनतम वोल्टेज मूल्य के निकट आ रहा है, जो कि जमीन वोल्टेज का मूल्य है। यह दर्शाता है कि एकल-समाप्त भंडारण सरणी अद्यतन समय लगभग दो बार अंतर भंडारण सरणी है।
चित्रा 5 एक अंतर भंडारण एरे और एक एकल-समाप्त भंडारण सरणी के बीच के लाभों में अंतर को उजागर करने के लिए एक गेट वोल्टेज जोड़ने के प्रभाव को दर्शाता है। लिखने की अवधि के दौरान, अधिकतम संग्रहीत वोल्टेज कम है जो अंतर वोल्टेज भंडारण सरणी की समरूपता को प्रभावित करता है। अवधि पकड़े बिजली की आपूर्ति वोल्टेज मूल्य,, मुक्ति की अवस्था की एक सरणी के भंडारण के लिए अंतर वोल्टेज भंडारण, तेजी से शक्ति वक्र के चार्जिंग वोल्टेज मूल्य से डेढ़ गुना तक पहुँच जाता है ताकि अद्यतन समय को छोटा करने के लिए मजबूर किया गया था, जो दिखाता है कि एकल-स्टोरेज सरणी के भिन्न-भिन्न भंडारण सरणी से दो बार बार
के माध्यम से कुछ कारक है कि समय को प्रभावित के विश्लेषण, जिसमें रिसाव वर्तमान मुख्य कारक है, और ऑपरेटिंग तापमान के लिए आनुपातिक है। अंतर समय एक भंडारण सरणी इकाई (tDleakage) अंदर रिसाव और में एकल समाप्त हो गया संग्रहीत एक एकल सरणी तत्व गणितीय समीकरण के बाद, द्वारा व्यक्त किया जा सकता है के भीतर समय (tSleakage) रिसाव जिसमें, 't_zeroing' शून्य-समय पर संग्रहीत वोल्टेज से प्रत्येक निष्पादन में एक भी एंडेड भंडारण इकाई का प्रतिनिधित्व करता है, जैसे कि, सक्रिय पकड़ समारोह के समय शुरू:
के बाद से अद्यतन जब भी प्रत्येक भंडारण इकाई के अंदर प्रभावित करेगा एक्सेस किया जाता है जब एक भंडारण सरणी, भंडारण इकाई इसलिए अपडेट समय से पहुँच आपरेशन के आराम के नाम पर रखा गया सिस्टोलिक समय अंतर भंडारण सरणी छोटा है संकुचन समय (σtDshrink) और एकल एंडेड भंडारण सरणियों (σtSshrink) निम्नलिखित गणितीय समीकरण में व्यक्त किया जा सकता है, जहां, precharge समय की 't_precharge' प्रतिनिधि, समय की 't_rdvwr' प्रतिनिधि पढ़ने या लिखने के लिए, 't_rewrite के प्रतिनिधियों के संकुचन समय वापस समय लिखें:
के लिए विभिन्न भंडारण सरणियों ऑपरेशन में गणितीय समीकरण का पालन करते हुए व्यक्त किया जा करने के लिए गतिशील रूप से समय (σt_refresh @ काम कर रहे हैं), और गतिशील रूप से डिजाइन समय की अद्यतन समय अपडेट हो जाता है, जिसमें नंबर, 'T_access' एक पहुँच कार्रवाई करते की ओर से से अलग है:
चित्रा 4: स्मृति कोशिकाओं की भंडारण वोल्टेज तुलना (बिना वीटी)
निष्कर्ष
हालांकि, सिंगल-एंडेड मेमोरी सरणी की एक्सेस विशेषताओं को डाटा रिसीवर के डिजाइन के लिए एक बड़ी चुनौती है। इसलिए, यह अनुमान लगाया जा सकता है कि 1T1C DRAM सेल अंतर एम्पलीफायर का उपयोग इसके स्वरूप के बाद से डेटा को पढ़ने के लिए किया गया था। इस पत्र में DRAM एक्सेस प्रौद्योगिकी के परिवर्तनों के आधार पर एक एकल-समाप्त मेमोरी सरणी प्रस्तुत की गई है, जो ट्रिपोड और दूसरे अवरोधक से बना SRAM सेल पर आधारित है। संक्षेप में, स्थिर कमी प्रौद्योगिकी, मानक CMOS प्रक्रिया प्रौद्योगिकी में एक ही गतिशील पहुंच विशेषताओं, जब एसआरएएम सेल ट्रांजिस्टर की संख्या कम हो जाती है जब मूल विशेषताओं को कम, विशेष रूप से उपयोग में विभिन्न विशेषताओं, और DRAM सेल के समान।