Différentes technologies d'accès: qu'est-ce qui va changer lorsque la mémoire vive dynamique (DRAM) est activée? Lorsque des cellules de stockage dans une DRAM sont ajoutées avec des points de contrôle et de données, On appelle une cellule DRAM 1T1C Le point de contrôle, c'est-à-dire la ligne de mots (WL), est utilisée pour transmettre le signal d'adresse.Le point de terminaison, c'est-à-dire la ligne de bit (BL), est utilisé pour transférer les données.
Différences de structure de tableau
Pendant longtemps, les lignes de bit parmi les matrices de cellules DRAM ont été configurées en utilisant un modèle de paire différentielle, de sorte que les lignes de bit ont été divisées en '+ BL' et '-BL'; Structure nommée matrice de stockage différentiel (matrice de stockage différentiel), y compris la structure de la puce DRAM appelée puce DRAM différentielle. Comparée à la matrice de stockage différentiel, la nouvelle technologie d'accès peut utiliser un style asymétrique pour: Configuration, donc la ligne de bit est 'BL'; Ce document a appelé la structure de tableau comme une matrice de stockage à extrémité unique, tableau DRAM contenant cette structure de tableau appelée puce DRAM asymétrique.
Présente un schéma de circuit de l'unité de stockage dans la partie supérieure gauche de. La figure 1, qui est l'unité de puce de mémoire 1T1C DRAM. Dans la Fig. 1, par souci de clarté La différence entre l'écart et les matrices de stockage de réseau de stockage à extrémité unique, en particulier la moitié supérieure du dessin différentiel dans les matrices de stockage, à son tour, entraîné dans la moitié inférieure des matrices de stockage à extrémité unique. il en est ainsi que l'espace d'adressage est définie à 4, dans lequel les conducteurs de connexion du circuit qui se penche WL0 à WL3. circuit de transmission de données est connecté La dérivation est BL00 (+ BL) et BL10 (-BL) pour une matrice de stockage différentiel, avec une largeur de données de deux et un nombre pair, mais la matrice de stockage à extrémité unique se termine par BL0 avec une largeur de données de 1, peut être impair. matrices de stockage différentiel ont une connexion de fil complexe, et doivent être connectés à traiter lignes se croisent, qui est également connu en tant que connexion de parité, comme l'accouplement BL00 WL0 et WL2 est d'accéder aux données.
Comme il ressort de la figure 1 matrices de stockage asymétriques en ce qui concerne les avantages des matrices de stockage différentielle est que la connexion simple de l'ensemble des conducteurs proprement, ce qui peut réduire la charge de travail lors de l'enroulement unité de stockage de tracé et de simplifier l'agencement La tension dans le circuit physique qui peut être éliminée par la paire différentielle affecte les uns par rapport aux autres, c'est-à-dire la valeur de tension dans la cellule de mémoire qui s'affecte pendant l'accès, en raison du courant de fuite du transistor.
Différences dans la conception de la spécification
Dans le cahier des charges de conception, une puce DRAM sera déployé un certain nombre de réseaux de stockage, appelé ici ces zones de mise en page de la baie de stockage d'un réseau de mémoire est formé, et ce tableau de mémoire divisée dans plusieurs blocs de mémoire à leur tour, ceux-ci peuvent être regroupés en un bloc de mémoire bloc de la grappe (cluster de bloc). sur la puce DRAM est présentée ici sur la figure 2 pour rendre sa structure interne, la configuration de bloc de mémoire le même espace d'adressage, appelé blocs que l'espace, cet espace contient une pluralité de blocs et égale à la largeur de la matrice de stockage de données d'une seule extrémité, ou comprenant une pluralité de données d'une largeur égale à la moitié des matrices de stockage différentiel. des moyens de maintien marqués (Hold cellule) et une unité de mise à jour (cellule Refresh) sur les dessins, qui sont nécessaires avec support actif (Hold actif) et mettre à jour automatiquement la fonction (active Refresh). le contrôleur de mise à jour comprend un décodeur et d'une colonne dans un bloc de mémoire de la tâche à effectuer par l'intermédiaire de la technique de mise à jour partielle parallèle.
De nombreux facteurs peuvent déterminer le bloc d'écartement (sblock), tels que l'emploi de mise à jour est effectuée lorsque la fréquence d'horloge, attend que la mise à jour de temps de fin de travail, met à jour l'intervalle de temps d'exécution de tâche et d'effectuer une opération d'accès, ces facteurs sont appelés à jour quand est contenue dans le bloc de mémoire appelé le numéro de la fréquence d'horloge de bit (fCrefresh), temps de latence (T_wait), le produit du temps de mise à jour (t_refresh) et le temps d'accès (t_access). de la largeur du bloc de données spatiale (w_data) . capacité de bloc (C_block) la relation entre ces facteurs peut être exprimée dans l'équation mathématique suivante, et des exemples qui sont venus après:
Figure 2: puce DRAM architecture interne
Les différences dans la structure de l'entité
la structure de l'entité, une seule matrice de stockage reliée à une ligne de bit pour l'ensemble des unités de stockage, la longueur du fil métallique et la capacité parasite limite le bloc spatiale maximale, la disposition et les caractéristiques de l'unité de stockage à partir duquel les matrices de stockage pour analyser ces facteurs. Fig. 3 présente un schéma d'une structure de fil métallique solide sur la matrice, dans lequel le différentiel présentant une vue de côté de la matrice de stockage avec ces fils métalliques + connexion BL et -BL à la couche métallique au-dessous de la comparaison, Comme la première couche de métal, indiquée par une épaisse ligne pointillée sur la figure, la matrice de stockage à une seule extrémité place à la place les fils métalliques connectés au BL sur la couche métallique supérieure, comme la troisième couche métallique, amincie dans la figure la ligne continue représente une vue schématique de dessus d'un différentiel de matrice de stockage élargit les fils métalliques pour augmenter la capacité parasite ;. au lieu de la matrice de stockage asymétrique à être utilisé pour enlever la largeur de ligne minimale de la capacité parasite.
S'il vous plaît se référer à la figure 3 ci-dessous Lorsque WL0 ou WL1 allume le transistor, le condensateur qui lui est connecté va se décharger vers BL ou + BL ou -BL Le courant de la ligne de bit est connecté au driver de données par un fil métallique et les données sont reçues . est que la totalité de la capacité parasite du fil métallique est marqué sur la figure par « c_bl », dont la capacité est également associé à mettre en oeuvre la fonction circuit matériel d'écriture différée;. la figure il y a un point d'essai (TP) destiné à stocker l'unité de stockage de détection Etat, sa valeur de tension est la tension de stockage (V_storage). Lorsque le point de test de la charge progressivement déplacé vers le fil métallique, la tension du point de test diminuera progressivement, en outre, ceux avec la ligne de bit connectée au transistor Jie courant de fuite, même une sortie du pilote de données, par conséquent, la charge transférée à un fil métallique qui sera ôtée. Si l'augmentation de la capacité peut ralentir la charge c_bl de la vitesse d'entraînement de fil métallique, cependant, métal Le fil doit prendre plus de charge à partir du point de test pour accumuler suffisamment de tension pour déterminer la valeur des données et en plus pour augmenter le temps de précharge, ce qui augmentera le temps nécessaire pour lire le travail et revenir Ecrivez le temps de fonctionnement Si la capacité C_BL peut s'approcher de zéro pour raccourcir le temps de précharge, mais ceux qui sont déplacés vers le fil métallique draineront rapidement la charge, et la valeur de tension du point de test reviendra rapidement à zéro; comme phénomène de surtension se produit obtenu dans le récepteur de données ne peut pas déterminer la valeur de données, cependant, il est possible d'améliorer l'efficacité globale des données par l'intermédiaire du récepteur est résolu. cette capacité parasite à l'écart de la matrice de stockage est suffisamment importante en termes d'électricité les valeurs pour déterminer la capacité de données, pour stocker un tableau de asymétrique pour obtenir le minimum désiré, mais la capacité, ou le temps d'écriture plus long que nécessaire pour rétablir à l'état de stockage, peut être nécessaire de maintenir une plus grande capacité est en cours de lecture par le La valeur des données, ou même incapable de juger la valeur des données.
Le rendement global est proportionnel à la valeur maximale du bloc de l'espace du récepteur de données, qui est proportionnel à la capacité électrique de l'unité de stockage interne (C_storage), est inversement proportionnelle à la capacité parasite du fil métallique, est inversement proportionnelle à la valeur de la résistance totale du fil métallique, est inversement proportionnelle à la voie de courant le courant de fuite total dynamique (i_DTLC) dont Han Yi-à-dire chaque fois qu'il sera modifiée de manière dynamique en fonction des valeurs de tension mémorisées dans l'unité de stockage lorsque l'on accède à un réseau de stockage par l'intermédiaire de la charge de la loi du condensateur de la pression partielle peut le calcul de la valeur de tension qui est lue dans la ligne de bit de données, à savoir, « V_BL (@reading) », tel que l'équation mathématique, dans lequel, « V_BL (@reading) » qui est une différence dans la ligne de bit la valeur de tension, la valeur de tension de précharge « V_precharge », la valeur de la tension à laquelle la matrice de stockage différentiel est de 1 / 2V_dd, la matrice de stockage est un single-ended 0:
Différences de tension de stockage
Avant d'entrer dans ce premier trait définir clairement les termes suivants: « une tension d'alimentation de puissance (V_dd) » est la tension d'alimentation se trouve à l'extérieur de l'unité de stockage, le circuit logique numérique est alimenté vers la tension d'alimentation positive; « tension de stockage (V_storage ) « destiné à recevoir une valeur de tension de la cellule de mémoire se trouve et d'essayer de maintenir le niveau logique correspondant à la valeur de données est fourni pendant la lecture; » au cours de la tension d'identification (V_discerning) « est un récepteur de données pendant une lecture ou une mise à jour plus petit possible de modifier les données de valeur de tension limite de discrimination, les données « limite minimum de bruit (V_margin〡MIN) » est également capable d'identifier différents types d'interférences pendant des données dans le récepteur lors d'une lecture ou mise à jour la valeur minimale de la valeur de tension limite, le bruit d'alimentation électrique comprend un bruit et un bruit de commutation; « différence de tension minimum (ΔV〡MIN)) » égale à la tension différentielle afin de minimiser la frontière du bruit, au cours d'une lecture ou lors d'une mise à jour possible les données de tension minimale stockées peuvent également être des valeurs de données d'authentification du récepteur, ce qui affecte également la limite de tension lorsqu'il est soumis au temps de mise à jour du bruit d'interférence. en outre, « la tension cellulaire (V_CELL) » est l'auteur Procédé de provisionnement tension RAT sur le tableau SRAM proposé, qui est différente de l'utilisation de la tension mémorisée.
La figure 4 présente la différence de tension mémorisée et la matrice de stockage matrice de stockage à une seule extrémité et mettre en évidence les différences entre l'unité de stockage unique dans le but de ne pas tenir compte de la différence dans les différentes technologies d'accès aux matrices de stockage, de telle sorte qu'une forme d'onde de tension correspondant à la Fig. Pour le circuit matériel est une unité de stockage unique. En d'autres termes, il est défini dans les mêmes paramètres de processus, la capacité et le courant de fuite pour comparer la différence sur la tension de stockage.
La tension de grille du transistor (v_T) provoque la tension stockée est inférieure à la tension d'alimentation, si la tension de grille augmente progressivement cristal qui peut être stocké tension se rapproche progressivement de la tension d'alimentation. Matrices de stockage différentielles pour éliminer la tension de grille, puis au cours de la période d'accès rendra le mot tension de ligne atteigne au moins la tension d'alimentation ainsi que la tension de grille, de sorte que la tension maximale égale à la mémoire de tension d'alimentation. en plus de matrices de stockage asymétriques peut être obtenue par le même procédé suralimentation outre l'effet, par l'intermédiaire de la technologie du procédé peut encore être une tension de grille multiples au transistor en utilisant une haute tension de grille, de sorte que le courant de fuite peut être réduite pour le circuit de réduction de courant de fuite peut aussi être utilisé un procédé à triple puits (processus triple-well ) pour concevoir le pilote de sortie de décodeur de colonne, de manière à faire un transistor de coupure de tension de ligne de mot négative.
La figure 4 est un schéma de forme d'onde de tension est formée en enlevant l'influence de la présentation de la tension de grille de l'état de fonctionnement. Dans la période d'adresse, la mémoire de matrice de stockage de tension différentielle d'abord atteindre la tension de précharge, et ensuite à être écrit comme des valeurs de tension, mais il n'y a aucune valeur de tension matrice de stockage de précharge unipolaire période de maintien, le stockage de la matrice de stockage de tension différentielle devient progressivement fois près de la moitié de la valeur de la tension d'alimentation, mais les matrices de stockage asymétriques se rapprochant progressivement de la valeur de tension minimale, à savoir, le niveau de tension de masse. Ceci montre que la matrice de stockage mis à jour asymétrique est sur la matrice de stockage différentiel à deux reprises.
La figure 5 est efficace pour mettre en évidence les différences entre l'écart et la matrice de stockage à une seule extrémité de matrices de stockage, de sorte qu'un diagramme de forme d'onde de tension présentant une incidence sur la tension de grille est ajouté, est formé dans la période d'adressage, plus la valeur de tension maximale de stockage la valeur de la tension d'alimentation, ce qui affecte la symétrie de la matrice de stockage de tension différentielle. période de maintien, le stockage de tension différentielle pour stocker un tableau de la courbe de décharge atteint fois et demie plus rapide que la valeur de tension de charge de la courbe de puissance, de sorte que forcé de raccourcir le temps de mise à jour. Cela montre que les matrices de stockage asymétriques mises à jour deux fois différentielle dépasse les matrices de stockage.
Via l'analyse de certains facteurs qui influent sur le temps, dans lequel le courant de fuite est le facteur principal, et est proportionnelle à la température de fonctionnement. Fuite sur le temps différentiel à l'intérieur de l'unité de matrice de stockage unique (tDleakage) et stocké dans le culot unique temps de fuite (tSleakage) dans un seul élément de réseau peut être exprimé par l'équation mathématique suivante, dans lequel, « t_zeroing » représente une unité de stockage à une seule extrémité dans chaque exécution de la tension mémorisée à l'instant zéro, à savoir l'heure de début de la fonction de maintien actif:
Etant donné que la mise à jour chaque fois auront une incidence sur l'intérieur de chaque unité de stockage est accessible quand une matrice de stockage, l'unité de stockage de sorte que le reste de l'opération d'accès par le temps de mise à jour est raccourcie nommée matrice de stockage différentiel de temps systolique temps de contraction (σtDshrink) et le temps de contraction des baies de stockage unipolaires (σtSshrink) l'équation mathématique suivante peut être exprimée, où, représentant de « t_precharge » du temps pré-charge, représentant de « t_rdvwr » du temps pour lire ou écrire, « t_rewrite » représentants Ecrire l'heure:
Pour divers réseaux de stockage devant être exprimé par l'équation mathématique suivante en fonctionnement mettre à jour dynamiquement le temps (σt_refresh de travail de @), et met à jour dynamiquement le temps de mise à jour de temps de conception, dans lequel le nombre, « T_access » au nom de l'exécution d'une opération d'accès est différent de:
Figure 4: Comparaison de la tension de stockage des cellules de mémoire (sans Vt)
Conclusion
Cependant, les caractéristiques d'accès de la matrice de mémoire à extrémité unique constituent un défi majeur pour la conception du récepteur de données, ce qui laisse supposer que la cellule DRAM 1T1C L'amplificateur différentiel a été utilisé pour lire les données depuis son apparition. Cet article présente une matrice de mémoire à une seule extrémité basée sur la technologie d'accès DRAM, qui est basée sur la cellule SRAM composée d'une triode et d'une autre résistance. En bref, la technologie de réduction statique, les mêmes caractéristiques d'accès dynamique dans la technologie de processus CMOS standard, lorsque le nombre de SRAM cellule transistor est réduit à trois lorsque les caractéristiques d'origine moins, en particulier l'accès Différentes caractéristiques, et similaires à la cellule DRAM.