मूर की विधि टोंटी के करीब, एएसआईसी चिप विनिर्माण उच्च और उच्च लागत के रूप में। इसलिए, एएसआईसी डिजाइनर, configurability की एक निश्चित डिग्री प्राप्त करने के लिए प्रदर्शन समझौता किए बिना चाहते हैं। विन्यास बनाने के लिए उम्मीद कर रहा मॉड्यूल , इंटरफ़ेस इकाई बस संचार या अन्य चिप्स और आघात सहन करने के लिए जिम्मेदार है।
इंटेल ने आज घोषणा की है कि यह शिपिंग Stratix 10 SX FPGA प्रोग्राम चिप है, जो वर्तमान में केवल एकीकृत क्वाड-कोर एआरएम A53 सीपीयू प्रोसेसर FPGA है शुरू हो गया है, इंटेल भी Altera के बाद एक बड़ी उपलब्धि हासिल कर ली।
इंटेल Stratix 10 SX FPGA घनत्व 1 मिलियन से अधिक तर्क तत्वों (MLE), लचीलापन और कम विलंबता लाभ, हाथ प्रोसेसर उच्च प्रदर्शन, उच्च घनत्व के साथ एकीकृत FPGA प्रदान, उच्च प्रदर्शन सिस्टम अगली पीढ़ी को संबोधित करने के डिज़ाइन चुनौतियां
इंटेल कॉर्पोरेशन इंटेल 14 एनएम प्रक्रिया प्रौद्योगिकी पर आधारित, कोर कपड़े वास्तुकला Hyperflex साथ संयोजन के रूप में इंटेल हाथ प्रोसेसर सिस्टम एक साथ एक उच्च प्रदर्शन, कुशल SoC FPGA बनाने के लिए।
मूर की विधि टोंटी के करीब, एएसआईसी चिप विनिर्माण उच्च और उच्च लागत के रूप में। इसलिए, एएसआईसी डिजाइनर, configurability की एक निश्चित डिग्री प्राप्त करने के लिए प्रदर्शन समझौता किए बिना चाहते हैं। विन्यास बनाने के लिए उम्मीद कर रहा मॉड्यूल , इंटरफ़ेस इकाई बस संचार या अन्य चिप्स और आघात सहन करने के लिए जिम्मेदार है।
इंटेल ने आज घोषणा की है कि यह शिपिंग Stratix 10 SX FPGA प्रोग्राम चिप है, जो वर्तमान में केवल एकीकृत क्वाड-कोर एआरएम A53 सीपीयू प्रोसेसर FPGA है शुरू हो गया है, इंटेल भी Altera के बाद एक बड़ी उपलब्धि हासिल कर ली।
इंटेल Stratix 10 SX FPGA घनत्व 1 मिलियन से अधिक तर्क तत्वों (MLE), लचीलापन और कम विलंबता लाभ, हाथ प्रोसेसर उच्च प्रदर्शन, उच्च घनत्व के साथ एकीकृत FPGA प्रदान, उच्च प्रदर्शन सिस्टम अगली पीढ़ी को संबोधित करने के डिजाइन चुनौतियों।
इंटेल कॉर्पोरेशन इंटेल 14 एनएम प्रक्रिया प्रौद्योगिकी पर आधारित, कोर कपड़े वास्तुकला Hyperflex साथ संयोजन के रूप में इंटेल हाथ प्रोसेसर सिस्टम एक साथ एक उच्च प्रदर्शन, कुशल SoC FPGA बनाने के लिए।
