Conjunto de micro-red de lanzamiento del circuito integrado WeChat número público: "todos los días IC", las principales noticias instantáneamente lanzado, todos los días IC, todos los días conjunto de micro-red, parcela convertido en una prensa larga!
1.2018 NAND Flash oferta aumentó un 42,9% año a año, la oferta y la demanda anual de la estrecha a equilibrio,
De acuerdo con el Centro de Investigación de Semiconductores (DRAMeXchange) del Grupo señaló que la demanda de 2017 NAND Flash de la demanda por la capacidad de carga de teléfonos inteligentes y la demanda del servidor impulsado, junto con la oferta por el progreso del proceso como se espera bajo la influencia de la insuficiente demanda en escasez De la situación desde el tercer trimestre de 2016 ha continuado por seis trimestres, la perspectiva 2018, la oferta NAND Flash aumentará un 42,9%, la demanda aumentará un 37,7% el próximo año, la situación general de la oferta y la demanda se convertirá en el equilibrio de la oferta y la demanda.
DRAMeXchange gerente de investigación senior Chen 玠 Wei señaló que el lado de la oferta de la NAND Flash, ya que el proceso NAND de 2D a 3D, como se espera, lo que resulta en 2017 la capacidad del nuevo campamento no Samsung no es el uso perfecto del 100%, junto con el período de conversión El mercado de 2018 con el proveedor de campamento no-Samsung en el proceso de capa 3D-NAND 64/72 es maduro, la tasa de crecimiento global de la oferta de la industria NAND Flash se espera que sea Hasta el 42,9%.
En el primer trimestre de la temporada, se espera que la demanda de teléfonos inteligentes, PCs, tabletas y otros envíos disminuya significativamente en el cuarto trimestre de 2017, el mercado de NAND Flash se reducirá de exceso de oferta a exceso de oferta. 2018 de la oferta y la demanda anual de la situación, la oferta de mercado NAND Flash y la demanda tenderá a equilibrar.
2018 global 3D-NAND producción representaron más de Qi Cheng, la tecnología de Samsung y líder de la escala
En 2017 en el campo no-Samsung 3D-NAND proceso de conversión no es suave bajo la influencia de la producción de 3D-NAND representó a Nual Flash industria en general, la proporción de alrededor del 50%, 2018 con SK Hynix, Toshiba / Occidente, Micron / Intel campamento 3D -NAND aumentará el caso, 2018 3D-NAND relación de salida será superior al 70% de la marca.
Desde el progreso del proceso de fábrica, Samsung 64-nivel 3D-NAND desde el tercer trimestre de este año ha comenzado a entrar en la producción en serie y la proporción de la producción en 3D en el cuarto trimestre superará el 50%, el próximo año se elevará a 60-70%. En el cuarto trimestre de este año, la capacidad de producción de 3D-NAND representó alrededor del 20-30% del nivel de capacidad total, con 48 capas 3D-NAND basado, pero el próximo año se centrará en la expansión de 72 capas 3D-NAND capacidad, 3D-NAND capacidad En el segundo trimestre de 2018 llegará a 40-50%.
proceso de la corriente principal campo de Digital Toshiba / occidental durante la primera mitad del piso 48 3D-NAND, que se espera en el cuarto trimestre representó el 3D-NAND va a dar cuenta de la capacidad de producción global campamento de Toshiba / WD de aproximadamente el 30%, el cuarto trimestre de 2018 el 50% irruptivo diana en la planificación de la capacidad, la nueva planta de semiconductores Fab6 tiene que empezar la construcción en marzo de 2017, se espera que comience la producción en masa en 2019 serán los últimos productos 3D-NAND. es de destacar que, debido a la actual Toshiba y Western digital para la nueva planta la actitud de cooperación anterior es diferente, por lo que el futuro todavía puede existir variables.
Micron / Intel campamento en el primer semestre de este año, de 32 niveles de producción 3D-NAND tiene una escala económica estable, y en el tercer trimestre de este año ha comenzado la producción en masa de 64 capas 3D-NAND, el rendimiento actual ha alcanzado un nivel de producción, Capacidad de producción de cuatro años 3D-NAND tendrá la oportunidad de llegar a 40-50% .2018 años como Intel se expandirá China Dalian planta de segunda capacidad, la proporción de su 3D-NAND será el cuarto trimestre del próximo año a 60-70% de nivel.
2. Grupo de Pan Jiancheng: NAND en los próximos cinco años en escasez;
(TMC) fue elegido en el mercado de la oferta y la demanda, el presidente del grupo Pan Jiancheng optimista de que los próximos cinco años, almacenamiento de memoria flash (NAND Flash) seguirá siendo escasa.
Toshiba Semiconductor de Taiwán para la reestructuración del Grupo, el 1 de agosto de este año, renunció al grupo de directores, grupo de ayer celebró un temporal de los accionistas por la elección, y elegido con éxito por Toshiba Memory Co., Ltd ..
Presidente del grupo presidente Pan Jiancheng hablar destacados / diario económico
Pan Jincheng dijo que la memoria de Toshiba es responsable del negocio mundial de semiconductores de Toshiba, Toshiba ha transferido las acciones de las acciones a la memoria de Toshiba, y Qunhua y Toshiba no sólo la inversión mutua, sino también a través de la cooperación complementaria, fortalecer la tecnología, la relación entre los dos que en los últimos 15 Año más de cerca, en la industria de la competitividad es más poderoso.
Para el futuro auge de la industria, Pan Jiancheng dijo hace cinco años es difícil imaginar la capacidad de los teléfonos móviles será de 256 GB, pero hoy los últimos modelos de la memoria de Apple ha alcanzado este nivel, por lo que cinco años después de la capacidad de memoria del teléfono a 1TB también no tiene que ser demasiado sorprendido El
Pan Jiancheng cree que la demanda de capacidad de memoria flash está creciendo a una tasa de duplicación, pero el crecimiento del lado de la oferta de fabricación está limitada por el tiempo de expansión y el umbral de la tecnología de rendimiento, es completamente incapaz de mantenerse al día, por lo que los próximos cinco años NAND Flash seguirá siendo escasa Situación, el grupo y la cooperación estratégica de Toshiba, tendrá que mejorar la competitividad de ambos lados de la importancia real.
Pan Jiancheng señaló que ahora las perspectivas de la industria NAND Flash son muy esperados, pero puede invertir en el estándar de la empresa no es realmente mucho, mirando a los seis principales del mundo, Samsung, Micron, SK Hynix, Witten, Intel, hay otros no flash De los negocios, sólo la memoria de Toshiba es el más directo, el más puro de los fabricantes internacionales, que es el caso Toshiba memoria se convertirá en el foco de noticias globales para el grupo en el desarrollo de NAND Flash, Pan Jiancheng optimista view.He dijo, Posición líder de la industria, el estado actual de la industria en el grupo detrás de la pequeña fábrica, debido a la industria a largo plazo a largo plazo de la oferta y los desafíos desequilibrio de la demanda, frente a la inversión de I + D extrema severidad, y la prueba operacional.
3.Intel 10nm dará prioridad a la producción de 3D NAND Flash;
Anteriormente, el fabricante de chips Intel (Intel) en China en la "conferencia de fabricación de vanguardia", el show oficial de la última tecnología de proceso de 10 nanómetros producido por la oblea, y dijo que por la tecnología de proceso de 10 nanómetros Del procesador de Cannon Lake comenzará la producción en masa a finales de 2017, lo que hace que el final del cuello se espera.Only, hay noticias de que los primeros en entrar en el mercado Intel 10 nm productos de tecnología de proceso, no será todo el mundo Esperamos que la CPU, pero el precio actual de mercado de alta memoria flash NAND Flash.
De acuerdo con fuentes de la industria, Intel planea utilizar la última tecnología de proceso de 10 nanómetros en su última memoria Flash Flash NAND de 64 capas y por qué es posible usar la nueva tecnología de proceso en la memoria flash Flash NAND 3D, probablemente porque NAND Flash La estructura es relativamente simple, básicamente un gran número de transistores similares apilados.En contraste, la arquitectura del procesador de la CPU es más complejo, y por el uso de la nueva tecnología de proceso para producir, la complejidad de la relación es también un importante riesgo de éxito Uno, y esto es Intel en el proceso de 14 nanómetros, proceso de 10 nanómetros ha retrasado repetidamente el lanzamiento de un factor importante.
Según Intel, la tecnología de proceso de 10 nanómetros utilizando FinFET (fin de campo de efecto transistor), Hyper Scaling (ultra-micro) la tecnología, la densidad de transistores se puede aumentar 2,7 veces, el resultado naturalmente puede reducir considerablemente el área de chips, Del diseño, por supuesto, puede aumentar en gran medida la capacidad.
Sin embargo, no está claro por qué Intel 10nm proceso NAND Flash producción de memoria flash, pero puede confirmar que el futuro del lote de productos será la primera aplicación en el mercado de centros de datos, y otros costos hacia abajo, y luego extendido al consumo Nivel de mercado
4. Hynix Consejo de Administración aprobó participar en la inversión en Toshiba chip de negocios;
El consejo de administración de Hynix Semiconductor (SK Hynix Inc., 000660.SE) aprobó que el fabricante de chips de Corea del Sur se uniera al consorcio de Bain Capital, que planea adquirir 2 billones de yenes (17.820 millones de dólares) Toshiba (Toshiba Co., 6502.TO, TOSYY) filial de chip de memoria.
La celebración de la filial de Toshiba hará Hynix Semiconductor en el mercado de chips NAND tiene una mayor influencia, la actual Hynix Semiconductor en este mercado detrás de la rival.Toshiba es el segundo del mundo sólo a Samsung Electronics (Samsung Electronics Co., 005930.SE ) El segundo mayor fabricante de chips NAND. Sin embargo, Hynix Semiconductor parte de la celebración de la filial de Toshiba puede causar preocupaciones antimonopolio.
Hynix Semiconductor dijo en un comunicado el miércoles que la compañía invertirá 395.000 millones de yenes (3.520 millones de dólares), parte de la inversión en bonos convertibles, que se pueden utilizar en el futuro canje de hasta el 15% de participación.
El comunicado indicó que Bain Capital llevó al consorcio a poseer el 49,9% de los derechos de voto de la filial de chips, Toshiba y Japón Hoya Corp. (7741.TO) tendrá el 40,2% y el 9,9% de los derechos de voto, respectivamente.
El consejo de administración de Toshiba acordó la semana pasada vender su filial de chips al consorcio de Bain Capital, pero el acuerdo aún no se ha firmado.
Hynix Semiconductor dijo que el Bain Capital Leadership Group planea completar el acuerdo a finales de marzo de 2018, que incluye a Apple Inc. (AAPL), Dell Inc., Seagate Technology, Y Kingston Technology Co. Inc. (KNG.XX) El Wall Street Journal
5. Bain Capital Consortium tendrá un 49,9% de derechos de voto en el negocio de chips Toshiba;
SAN FRANCISCO (Reuters) - El consorcio Bain Capital obtendrá el 49,9% de su voto luego de la adquisición de la unidad de negocios de chips de Toshiba, según un comunicado emitido hoy por SK Hynix, El
Como uno de los miembros del Consorcio Bain Capital, SK Hynix dijo hoy que el consejo de administración ha aprobado SK Hynix para participar en la inversión del Consorcio Bain Capital en el negocio de chips Toshiba.
El consorcio Bain Capital planea comprar el negocio de chips de Toshiba por 2 billones de yenes (unos 17.700 millones de dólares), mientras que SK Hynix dijo en un comunicado hoy que la compañía planea invertir 395.000 millones de yenes (3.500 millones de dólares) , ¥ 129 mil millones estarán en forma de bonos convertibles en el futuro, estos bonos convertidos en acciones, no tendrán más del 15% de los derechos de voto.
SK Hynix dijo en un comunicado, después de la finalización de la transacción, consorcio Bain Capital tendrá Toshiba unidad de negocio de chips 49,9% de los derechos de voto, Toshiba tendrá el 40,2% de los derechos de voto, y Japón TAG Heuer tendrá el 9,9% El
Según informes anteriores, Bain Capital, Toshiba, SK Hynix y Japan TAG Heuer aportarán alrededor de 96.000 millones de yenes (unos 8.600 millones de dólares), mientras que Apple, Dell, Kingston y Seagate invertirán alrededor de 440.000 millones de yenes. Aproximadamente $ 4 mil millones).
Actualmente, aunque Toshiba ha acordado vender el negocio de chips al Bain Capital Consortium, Toshiba aún no ha firmado un acuerdo definitivo con el Bain Capital Consortium porque Apple no tiene objeciones a algunos de los términos de la adquisición, y SK Hynix hoy No mencionó si las dos partes se han inscrito. (Li Ming)
6.Los cuellos de botella técnicos y la innovación
Este artículo presenta retos técnicos para el nuevo proceso de fabricación de escala DRAM sobre el semiconductor traído, las técnicas de control de acceso, corriente túnel directo para compensar la corriente de fuga del transistor y el condensador.
Una memoria de acceso aleatorio dinámico (DRAM) es la mayor ventaja de una pequeña área de disposición, área de disposición especialmente unidad 1T1C DRAM se puede minimizar, el circuito de hardware con respecto a una memoria de acceso aleatorio estática (SRAM), hay circuito de control más complejo , circuitería de acceso y el circuito de actualización para una tecnología de proceso de semiconductores usando profunda después de condensadores ya no es una tecnología de proceso estándar puede producir patatas fritas. después de la tecnología de fabricación de semiconductores gradualmente miniatura, capacitancia profunda gradualmente difícil de fabricar, sin embargo, en este momento hay nueva aleta (un FinFET) y una nueva tecnología de proceso de capacitancia.
tecnología DRAM cuello de botella no es la corriente de fuga del transistor como la tecnología de proceso miniatura semiconductor disminuye, el elemento de condensador será difícil de tunelización en miniatura de corriente continua, pero también difícil de aumentar el valor de la capacitancia. Por lo tanto, este será para la DRAM el desarrollo futuro de las nuevas tecnologías de producción propuestos, y una tecnología de control de acceso, para compensar la corriente de fuga del transistor y el condensador de la corriente túnel directo.
Control de corriente / cuello de botella de acceso
La figura 1 (a) muestra es una matriz de células de 2 x 2 1T1C DRAM, la matriz tiene dos líneas de palabra (WL) y dos líneas de bit (BL), un total de cuatro células de DRAM. La corriente en el condensador RAT cuando la lectura de señales de datos será C01 BL00 como '+ BL', y la señal de datos como '-BL' BL10, a continuación, precargado, de manera que este valor de tensión conducirá BL00 BL10 se mantiene a 1 / 2Vdd; en después de la finalización de la señal de control de precarga que se enciende el transistor M01 WL0, WL1 y la señal de control se apaga el transistor M11; a continuación, a través del amplificador diferencial para mejorar la señal y la realización de escritura no simultánea (la reescritura); y, finalmente, se convierte en la señal del canal de lectura para obtener datos BL00 es un valor de tensión.
Dado que la técnica de acceso actual consiste en usar '-BL' como tensión de referencia de '+ BL' después de la precarga, y luego determinar el valor de datos correspondiente al valor de la tensión del condensador C01. El circuito de acceso de corriente incrementará el punto de conexión de señal para completar la acción de detección de señal diferencial.
El transistor de la celda DRAM tiene una corriente de fuga entre el drenaje (drenaje) y la fuente (fuente), donde la señal BL está acoplada El PMOS que proporciona la corriente de pull-up también está acoplado al NMOS que proporciona la corriente de pull-down y hay una corriente de fuga de pull-up y una corriente de fuga pull-down incluso durante la retención sin acceso.La corriente de fuga pull-up fluye a través del transistor de la celda DRAM Y el condensador es microcharged, la corriente pull-down micro-descarga el condensador vía el transistor de la célula de DRAM, de modo que el condensador al cual el valor de los datos sea "0" acercará gradualmente 1/2 Vdd y el valor de datos se escribe El condensador de '1' se acercará gradualmente a 1 / 2Vdd, lo que significa que el umbral de voltaje del estado almacenado disminuirá con el tiempo de almacenamiento y el tiempo de actualización más largo puede ser representado por una simple fórmula matemática:
1 / 2Vdd × RC
La figura 1 (a) muestra cómo la corriente de fuga del transistor afecta la carga y descarga del condensador y acortará el tiempo de actualización ideal después de cada acceso Cuando el procesador está pasando del '0' (0) lectura de datos, el circuito de control de chip DRAM se precarga, el '+ BL' y '-BL' mantenido a 1 / 2Vdd, entonces, el transistor M01 y M11 corriente de fuga en el condensador C01 y C11 para una fuerte carga o descarga, la tensión objetivo es 1 / 2Vdd Por lo tanto, durante el período de pre-carga afectará a la tensión del condensador.
Entonces, el circuito de control del chip DRAM hace que la señal de control WL0 encienda el transistor M01 y la señal de control WL1 apague el transistor M11, en este momento la corriente de fuga del transistor M11 será ligeramente cargada o descargada al condensador C11 Cuando el chip DRAM es controlado Cuando el circuito se vuelve a escribir, la corriente de fuga del transistor M11 cargará o descargará el condensador C 11. El flujo de operación anterior es el valor de datos de la 0ª dirección, de manera que el tiempo de actualización variará con el número de operaciones de acceso Acortado, se puede utilizar para expresar una fórmula matemática simple:
1 / 2Vdd × RC - '(Tiempo de precarga) + (Tiempo de acceso) + (Tiempo de reescritura)
Un aislante para fabricar una alta constante dieléctrica del condensador puede penetrar directamente influencia insignificante de la corriente, y en las células 1T1C DRAM, el mayor impacto es la corriente de fuga del transistor, además, el drenaje y la base (Bulk ) Habrá un diodo entre la corriente inversa, cuando la temperatura aumentará gradualmente aumentará gradualmente la corriente inversa.
tecnología DRAM que cuello de botella se encuentra la tecnología de proceso miniatura, la complejidad de la tecnología de control, la baja eficiencia RAT, y para acortar el tiempo de actualización, por supuesto, el retardo de tiempo de precarga causada por el análisis técnico anteriormente descrito.
Figura 1: (a) matriz de células DRAM 1T1C, (b) trayectoria de corriente de fuga de células DRAM
Innovador enfoque de tecnología de control / acceso
La muestra proporcionada en la Figura 2 es una matriz de 8 × 8 células 1T1C DRAM con 8 líneas de bloques y 8 líneas de bits para un total de 64 células DRAM, WL2 a WL6 y BL2 a BL6 se omite. (a) La mayor diferencia es que la línea de bits no se trata como '+ BL' y '-BL', por lo que el cable del circuito de acceso puede reducir el punto de conexión de señal a la mitad, reduciendo así la complejidad del circuito y, Reducir la interferencia de señal.
Antes de explicar el flujo de funcionamiento de la figura 2, es necesario entender la técnica de acceso que es diferente del juicio del estado de almacenamiento usando 1 / 2Vdd. Véase la figura 3 para una descripción del estado de almacenamiento del condensador de la celda 1T1C DRAM. Durante el periodo en que se activa el transistor M01, la línea de bits BL0 cargará o descargará inmediatamente el condensador C01, y entonces el transistor M01 se apagará.La tensión Vcell de la célula DRAM, antes de realizar cualquier operación de acceso, está a una tensión alta El condensador se descargará gradualmente, y en la descarga de condensadores de bajo voltaje será controlado por la tecnología de control para suprimir la carga.
Durante la lectura, cuando el transistor M01 se enciende, el condensador en la baja tensión no descarga la línea de bits BL0 o el fenómeno de descarga débil, y el condensador a la alta tensión descarga la línea de bits BL0, En este caso, se utiliza un circuito de discriminación de nivel para determinar la magnitud del valor de tensión, y entonces el valor de datos de baja tensión se considera como 0 y el valor de datos de la alta tensión se considera como 1, donde la señal del circuito de discriminación de nivel La relación de ruido y la ganancia de tensión determinarán la exactitud del valor de los datos y actualizarán el tiempo, el tiempo de actualización más largo puede expresarse mediante la fórmula matemática:
'Vdd- (tensión de discernimiento)' × RC
Cuando la tensión de discernimiento está limitada por el beneficio global del circuito de discriminación de bits.
Las nuevas tecnologías y la tecnología de control de acceso para completar el proceso por las siguientes operaciones: durante la escritura, el circuito de control DRAM pondrá a prueba el transistor M01 al transistor M08, y la tensión de las líneas de bit BL0 a BL7 escritos en el C01 del condensador al diodo D08 y, finalmente, se apaga el transistor M01 a M08. al leer, el valor de voltaje del circuito de control será primero líneas DRAM bits BL0 a BL7 abajo a baja tensión, y luego se convierte en el transistor M01 a M08, en este momento, el condensador C01 a través de la D08 diodo líneas de bits BL0 a la descarga BL7, seguido por el circuito de acceso determina el valor de datos, y escribir directamente de nuevo, y finalmente se apaga el transistor M01 a M08. en donde, un circuito de control DRAM puede suprimir el valor de la tensión del condensador del flujo de operación descrita anteriormente y Se sabe que el tiempo de actualización es acortado por la operación de acceso y la operación de control, y puede expresarse mediante la fórmula matemática:
'Vdd- (tensión de discernimiento)' × RC - '(tiempo de control) + (tiempo de acceso)
El análisis técnico a través de la nueva tecnología que puede reducir la complejidad de la tecnología de control puede mejorar la eficiencia de las tecnologías de acceso, y extender el tiempo de actualización, así como la latencia se acortan.
Figura 2: Conjunto de células DRAM 1T1C / 1T1D
Figura 3: Forma de onda de la tensión de la unidad para cargar, descargar y mantener la corriente
Mantener métodos y técnicas de control
El circuito equivalente entre una tecnología de proceso CMOS, los alambres de metal y el sustrato de silicio que comprende una pluralidad de condensadores, de modo que la célula DRAM actual se utiliza para mantener la precarga la Fig. 1 (a) como se muestra en la línea de bit BL00 y el voltaje BL10 Ping Heng, y amplificador diferencial se utiliza para detectar '+ BL' y -. valor de la tensión diferencial entre 'BL' en la figura 1 (a) de una arquitectura de matriz de memoria con el flujo de control descrita anteriormente tendrá un retraso, lo que resulta en difícil mejorar la eficiencia de acceso, Causa del actual procesador de alta velocidad para aumentar el caché para compensar.
En la figura 2, se ha descartado la detección diferencial de línea de doble bit y, a partir del diagrama de forma de onda de voltaje en la figura 3, la descarga después de que el valor de tensión unitaria se mantenga a baja tensión, si la tensión en espera se tira a 1 / 2Vdd es difícil de reducir a un voltaje bajo en un corto tiempo; Además, cuando el estado de almacenamiento de baja tensión es gradualmente arrastrado a 1 / 2Vdd, el estado de almacenamiento de alta tensión se reducirá gradualmente a 1 / 2Vdd, que Es difícil restaurar el estado de almacenamiento de la unidad. Por lo tanto, la arquitectura de la matriz de memoria de la Figura 2 debe cooperar con el nuevo flujo de control para mantener el estado de almacenamiento de la unidad y acortar el tiempo de latencia, mejorando así la eficiencia de acceso.
La Figura 4 es la forma de onda de la tensión de la unidad, cuando el estado de almacenamiento de baja tensión se tira para mantener la tensión Vhold, el circuito de control suprimirá el valor de voltaje del condensador, después de que la supresión volverá al estado de almacenamiento de baja tensión, La Figura 1 (a) mantiene el balance de tensión de la línea de bits a través de la precarga, y la nueva tecnología de control (ver Figura 1) es la "retención activa" del flujo de acción. Mantenga el equilibrio de voltaje de la línea de bits en cualquier momento, por lo que la forma es difundir el tiempo de precarga.
Las líneas de palabra WL0 a WLn de la figura 5 se definen aquí como espacios de direccionamiento generales, que se definen aquí como espacios de direccionamiento especiales para detectar si la tensión de la célula alcanza o no el voltaje de retención, tal definición también significa que El espacio de direcciones BL0 a BL7 está diseñado con el ancho de datos, asumiendo que el ancho de datos es de 8 bits, la línea de bits se conectará a muchas celdas y la línea de bits se utilizará para almacenar los datos de usuario y el espacio de direcciones especial para almacenar los datos del sistema. , El número de estas unidades es el mismo que el tamaño del espacio de direccionamiento general, la corriente de fuga de cada transistor fluirá a través de las líneas de bits conectadas a él, de modo que el voltaje de cada línea de bit será afectado por el estado de almacenamiento, Una línea de bits debe tener su propio circuito de detección y circuito de control para mantener el voltaje de cada línea de bits.
Además, el chip DRAM en el inicio o primero para un bloque de escribir antes de que el primer espacio de direcciones para escribir el valor inicial, y luego de acuerdo con el estado real de trabajo para establecer un espacio de direcciones especiales , Donde el espacio de direccionamiento de WLh no tiene que usar la señal de dirección, sino que utiliza una señal de control adicional para controlar WLh.Si la línea de bit se mantiene a un voltaje alto, la corriente de fuga del transistor carga el condensador y viceversa, A la baja tensión, la corriente de fuga del transistor descargará el condensador y asumirá el compromiso, la figura 1 (b) muestra que la trayectoria de la corriente de fuga tirará de la tensión de la línea de bits, entonces el circuito de detección para generar la señal de activación Es necesario esperar hasta que el estado de almacenamiento de baja tensión sea elevado hasta el voltaje de retención y entonces el circuito de control recibirá la señal de disparo y luego reducirá el valor de voltaje de la línea de bit Según el principio anterior, Del diagrama de bloques de circuito en la entrada para recibir un espacio de dirección especial en el voltaje de la unidad, la salida está conectada a la línea de bit.
La figura 5 muestra que el espacio de direccionamiento especial utilizado para detectar la tensión de la unidad de detección está dispuesto al final del espacio de direccionamiento general, que tiene en cuenta las características de la señal de la disposición del circuito En la disposición del circuito, Del controlador de voltaje está en el espacio general de direccionamiento del extremo de cabeza, tan cerca de la unidad de memoria de accionamiento de tensión será más robusta y dramática sube y baja, al espacio de dirección general en el extremo del alambre de metal y sustrato de silicio entre el condensador equivalente De modo que el detector puede recibir un valor de voltaje relativamente plano de la célula, Además, cuando el circuito de control para operar, mantener el detector no estará en la disminución en el valor de voltaje de la anomalía.
Figura 4: Forma de onda de la tensión de la unidad para mantener la tensión
Figura 5: Retención activa de la matriz de células DRAM 1T1C
Utilizar una nueva estructura física en el proceso
En vista de los resultados de la tecnología de proceso de semiconductores en miniatura en el condensador es difícil de producir, la corriente de fuga del transistor no se puede reducir, este documento propone un nuevo enfoque para mitigar el impacto de la tecnología de proceso. Desde el condensador a considerar en la corriente túnel directo miniatura y también es posible utilizar la tecnología de proceso especial, entonces se puede considerar el uso de un diodo en lugar del condensador, el transistor y el diodo son todos los componentes básicos en el proceso de fabricación de semiconductores.
La figura transistor M08 está conectado a un diodo D08 2, en el que el transistor y las características del diodo de los diodos es entidad Jieke producido cuando un estándar de tecnología de proceso CMOS inversa sesgo agotamiento capacitancia fabricado por el circuito equivalente es un condensador; Además, la tecnología de proceso miniatura también reducir el diodo de corriente inversa, aunque el área de disposición del diodo puede ser mayor que o profunda capacitancia del condensador de aleta, pero puede ser utilizado como una tecnología de proceso CMOS estándar para reducir el coste de fabricación en consideración de corriente de efecto túnel directo inverso al condensador y el diodo. después de la corriente, el condensador de células DRAM y un fenómeno de descarga diodo es más susceptible a la influencia del cuerpo, manteniendo de este modo un voltaje bajo, puede verse, las tecnologías de fabricación de semiconductores en miniatura y técnicas para controlar el acceso a la técnica presentada en este documento será más ventajosa.
El "IJMECE", publicado en la revista 'propuesto Concepto de extender 8x8 4t1d no volátil DRAMCell en Tecnología 0.18um' un texto, hecha de diagrama de circuito Teena Susan Joseph 1T1D DRAM de una unidad, en el que la alimentación de la polarización directa del diodo para formar una capacitancia de difusión, su el circuito equivalente es un condensador, y mayor que la capacitancia agotamiento del diodo, todavía existe la tensión de encendido y la corriente directa, el diodo de capacidad de difusión y la eficiencia de carga no se almacena.
El transistor M01 / M08 para la tensión de umbral alto activa el NMOS con una tensión más alta para encender el condensador C01 o el diodo D08 Por ejemplo, el voltaje de umbral del NMOS, el voltaje de puerta es 1 voltio (V), voltaje de umbral alto del NMOS, el voltaje de puerta es 2V, en este momento, la DRAM El transistor del circuito de control utiliza el umbral CMOS del umbral normal, el transistor de la célula DRAM utiliza el NMOS con el voltaje de umbral alto El controlador de puerta del transistor M01 / M08 está conectado con un CMOS con un voltaje de umbral alto y la tensión de alimentación es de 2V y el condensador C01 o diodo D08 puede alcanzar la carga cerca de 1V, además, la tensión de umbral alta del transistor M01 / M08 tiene una corriente de fuga más pequeña, así que usted puede ampliar el tiempo de la actualización.
La estructura física de la Figura 6 (a) muestra la estructura de conexión de la NMOS a la tensión umbral normal La estructura física de la Figura 6 (b) muestra la tensión de umbral alta (A) se conecta al drenaje del NMOS a través de un alambre metálico, y el drenaje del NMOS se sustituye directamente por la estructura sólida del diodo en la Figura 6 (b), de manera que el diodo de la Figura 6 (a) El área de disposición de la célula DRAM se guarda y la capa metálica del devanado se reduce mientras se forma un condensador adicional durante el período de mantenimiento.
Figura 6: Estructura de doble pozo para células DRAM 1T1D
Conclusión
El área de diseño de la celda 1T1C DRAM es una integración sin igual de varios componentes de memoria, junto con la correlación con la tecnología de proceso CMOS, y por lo tanto tiene la ventaja del costo de fabricación.Según un artículo en el IEEE Journal, 4T SRAM unidades El área de diseño es 4 veces mayor que la de la célula DRAM 1T1C, es decir, la célula SRAM se triplica para estar cerca de la densidad integrada de la célula DRAM. Además, el rendimiento y el coste de la microcélula son mejores que la célula DRAM. Además, los nuevos componentes de memoria están compitiendo en el estado del producto de la unidad DRAM 1T1C, y si la tecnología de control de células DRAM y la tecnología de acceso no pueden lograr avances progresivos, también es posible la tecnología de proceso semiconductor Reemplazada por SRAM u otra tecnología de memoria nueva.
Autor: Tang Chaojing, comité de revisión de patentes de la Oficina de Propiedad inteligente trabajó en el Ministerio de Economía, ha publicado numerosos artículos y documentos relacionados con la memoria tecnología eettaiwan