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1.2018 L'offre de flash NAND a augmenté de 42,9% par rapport à l'année précédente, l'offre et la demande annuelle de l'équilibre à l'équilibre;
Selon le Centre de recherche sur les semi-conducteurs du groupe (DRAMeXchange), le Groupe a souligné que l'industrie Flash de 2017 exigeait de la capacité de transport de téléphone intelligent et de la demande du serveur, couplée avec l'offre par l'avancement du processus comme prévu sous l'influence de la demande à court terme La situation depuis le troisième trimestre de 2016 s'est poursuivie pour six trimestres, les perspectives 2018, l'offre NAND Flash augmentera de 42,9%, la part de la demande augmentera de 37,7% l'année prochaine, la situation globale de l'offre et de la demande se traduira par un solde de l'offre et de la demande.
Le directeur de recherche senior de DRAMeXchange, Chen 玠 Wei, a souligné que le côté offre du NAND Flash, car le processus NAND de 2D à 3D était attendu, ce qui entraînait la nouvelle capacité du camp non Samsung de 2017 n'est pas une utilisation parfaite à 100%, couplée à la période de conversion Le marché 2018 avec le fournisseur de camp non-Samsung dans le processus 3D-NAND de la couche 64/72 est mûr, le taux de croissance annuel de l'offre NAND Flash pour l'industrie devrait être Jusqu'à 42,9%.
Au premier quart de saison, la demande de téléphones intelligents, PC, tablettes et autres envois devrait diminuer de façon significative au quatrième trimestre de 2017, le marché Flash NAND sera réduit de l'offre excédentaire à la sur-offre. 2018 côté de l'offre annuelle et de la demande, l'offre et la demande du marché NAND Flash tendent à équilibrer.
La production globale 3D-NAND de 2018 représentait plus de Qi Cheng, la technologie Samsung et le leader de l'échelle
En 2017, dans le campement non-Samsung, la conversion de processus 3D-NAND n'est pas lisse sous l'influence de la production 3D-NAND pour l'industrie globale de Nual Flash, la proportion d'environ 50%, 2018 avec SK Hynix, Toshiba / West, Micron / Intel camp 3D -NONE augmentera le cas, le rapport de sortie 3D-NAND 2018 dépassera 70%.
À partir de l'avancement du processus d'usine, Samsung 64-level 3D-NAND depuis le troisième trimestre de cette année a commencé à entrer dans la phase de production en masse et la proportion de la production en 3D au quatrième trimestre dépassera 50%, l'année prochaine sera portée à un niveau de 60 à 70%. Le quatrième trimestre de cette année, la capacité de production 3D-NAND représentait environ 20-30% du niveau de capacité totale, avec 48 couches 3D-NAND, mais l'année prochaine se concentrera sur l'extension de la capacité 3D-NAND à 72 couches, la capacité 3D-NAND Au deuxième trimestre de 2018, ils passeront à 40-50%.
Toshiba / West dans le premier semestre de cette année, le processus principal pour le 48-story 3D-NAND, est attendu au quatrième trimestre de cette année, la proportion de 3D-NAND représentera la capacité globale de Toshiba / Western chips d'environ 30%, le deuxième trimestre de 2018 cible la percée 50% La nouvelle usine de semiconducteurs Fab6, qui a commencé la construction en mars 2017, devrait commencer la production en série des derniers produits 3D-NAND en 2019. Il est à noter que, du fait que Toshiba et Western Digital travaillent actuellement sur de nouvelles usines De l'attitude coopérative et de la différence précédente, il se peut qu'il contienne des variables dans le futur.
Micron / Intel au cours du premier semestre de cette année, la production 3D-NAND à 32 niveaux a une échelle économique stable et, au troisième trimestre de cette année, a commencé la production en série de 64-couche 3D-NAND, le rendement actuel a atteint un niveau de production, La capacité de production 3D-NAND de quatre ans aura l'opportunité de passer de 40 à 50% .2018 ans alors que Intel étendra la deuxième capacité de la Chine Dalian, la proportion de sa 3D-NAND sera le quatrième trimestre de l'année prochaine à un niveau de 60 à 70%.
2. Groupe de Pan Jiancheng: NAND dans les cinq prochaines années à court d'approvisionnement;
(TMC) a été élu sur l'offre et la demande du marché, le président du groupe Pan Jiancheng optimiste que les cinq prochaines années, la mémoire flash de stockage (NAND Flash) continuera d'être peu disponible.
Taiwan Toshiba Semiconductor pour la restructuration du Groupe, le 1er août de cette année, a démissionné du groupe d'administrateurs, groupe a tenu hier des actionnaires temporaires d'élection partielle et élu avec succès par Toshiba Memory Co., Ltd ..
Président du président du groupe Pan Jiancheng exposés / quotidien économique
Pan Jincheng a déclaré que la mémoire de Toshiba est responsable de l'activité mondiale des semi-conducteurs de Toshiba, Toshiba a transféré les parts de parts vers la mémoire Toshiba, et Qunhua et Toshiba non seulement les investissements mutuels, mais aussi par une coopération complémentaire, renforcent la technologie, la relation entre les deux que dans les 15 dernières L'année de plus en plus, dans la compétitivité de l'industrie est plus puissante.
Pour le futur boom de l'industrie, Pan Jiancheng a déclaré qu'il y a cinq ans, il est difficile d'imaginer que la capacité des téléphones mobiles sera de 256 Go, mais aujourd'hui, les derniers modèles de mémoire d'Apple ont atteint ce niveau, donc cinq ans après que la capacité de la mémoire du téléphone à 1 To ne soit pas trop surpris Le
Pan Jiancheng croit que la demande de capacité de mémoire flash augmente à un taux de doublage, mais la croissance du côté de l'offre de fabrication est limitée par le seuil de la technologie de rendement et de temps d'expansion, est complètement incapable de se maintenir, de sorte que les cinq prochaines années, NAND Flash sera encore insuffisant La situation, le groupe et la coopération stratégique de Toshiba devront renforcer la compétitivité des deux côtés de la signification réelle.
Pan Jiancheng a souligné que maintenant les perspectives de l'industrie Flash NAND sont très attendues, mais peuvent investir dans la norme de l'entreprise n'est vraiment pas très cher, en regardant les six principaux internationaux du monde, Samsung, Micron, SK Hynix, Witten, Intel, il existe d'autres logiciels non flash De l'entreprise, seule la mémoire Toshiba est la plus directe, les fabricants internationaux les plus purs, qui est la mémoire souple Toshiba, sera l'objet des nouvelles mondiales pour le groupe dans le développement de la vision optimale NAND Flash, Pan Jiancheng. Il a déclaré: Position de leader de l'industrie, l'état actuel de l'industrie dans le groupe derrière la petite usine, en raison de l'ensemble des défis de déséquilibre de l'offre et de la demande à long terme de l'industrie, confrontés à des investissements, au maintien et au test opérationnel extrêmement sévères de R & D.
3.Intel 10nm donnera la priorité à la production de 3D NAND Flash;
Auparavant, le fabricant de puces Intel (Intel) en Chine à la «conférence de fabrication de pointe», le spectacle officiel à la dernière technologie de processus de 10 nanomètres produite par la plaquette et décrite par la technologie de processus de 10 nanomètres Du processeur Cannon Lake commencera la production de masse d'ici la fin de 2017, ce qui fait que la fin du cou est attendue. Seul, il est à noter que le premier à entrer sur le marché des produits technologiques Intel 10 nm, ne sera pas tout le monde Attendez-vous à la CPU, mais le prix actuel du marché de la mémoire flash NAND Flash haute.
Selon les sources de l'industrie, Intel prévoit d'utiliser la dernière technologie de processus de 10 nanomètres sur sa dernière mémoire flash NAND Flash 64 couches et pourquoi est-il possible d'utiliser la nouvelle technologie de processus sur la mémoire flash 3D NAND Flash, probablement parce que NAND Flash La structure est relativement simple, essentiellement un grand nombre de transistors similaires empilés. En revanche, l'architecture du processeur CPU est plus complexe et, grâce à l'utilisation de la nouvelle technologie de processus à produire, la complexité de la relation est également un risque important de réussite One, et c'est Intel dans le processus de 14 nanomètres, un processus de 10 nanomètres a retardé à plusieurs reprises le lancement d'un facteur majeur.
Selon Intel, la technologie de processus de 10 nanomètres à l'aide de FinFET (transistor à effet de champ à ailettes), la technologie Hyper-Scaling (ultra-micro), la densité des transistors peut être augmentée de 2,7 fois, le résultat peut naturellement réduire considérablement la zone de la puce, le flash flash NAND De la conception, bien sûr, peut considérablement améliorer la capacité.
Cependant, il n'est pas clair pourquoi les 10 nm d'Intel traitent la production de mémoire flash NAND Flash, mais peuvent confirmer que l'avenir du lot de produits sera la première application sur le marché du centre de données et d'autres coûts, puis étendu à la consommation Zone de marché de niveau
4. Le conseil d'administration d'Hynix a approuvé la participation à l'investissement dans les entreprises de puce Toshiba;
Le conseil d'administration de Hynix Semiconductor (SK Hynix Inc., 000660.SE) a approuvé le fabricant de puce sud-coréen pour rejoindre le consortium de Bain Capital, qui prévoit d'acquérir 2 trillions de yens (17,82 milliards de dollars) Toshiba (Toshiba Co., 6502.TO, TOSYY) filiale de mémoire chip.
La holding de la filiale Toshiba fera en sorte que Hynix Semiconductor sur le marché des puce NAND a une plus grande influence, l'actuel Hynix Semiconductor sur ce marché derrière le rival. Toshiba est la seconde mondiale uniquement pour Samsung Electronics (Samsung Electronics Co., 005930.SE ) Le deuxième plus grand fabricant de puce NAND. Cependant, Hynix Semiconductor partie de l'exploitation de la filiale Toshiba peut causer des problèmes antitrust.
Hynix Semiconductor a déclaré mercredi que la société investira 395 milliards de yens (3,52 milliards de dollars), une partie de l'investissement dans des obligations convertibles, peut être utilisé dans le futur échange d'une participation maximale de 15%.
Le communiqué a déclaré que Bain Capital a conduit le consortium à détenir 49,9% des droits de vote de la filiale chip, Toshiba et Japan Hoya Corp. (7741.TO) détiennent respectivement 40,2% et 9,9% des droits de vote.
Le conseil d'administration de Toshiba a accepté la semaine dernière de vendre sa filiale de puces au consortium de Bain Capital, mais l'accord n'a pas encore été signé.
Hynix Semiconductor a déclaré que Bain Capital Leadership Group prévoit de conclure l'opération d'ici la fin de mars 2018, qui comprend Apple Inc. (AAPL), Dell Inc., Seagate Technology, Et Kingston Technology Co. Inc. (KNG.XX). Le Wall Street Journal
5. Bain Capital Consortium aura 49,9% de droits de vote dans les entreprises de puce Toshiba;
SAN FRANCISCO (Reuters) - Le consortium Bain Capital aura 49,9% de son vote après l'acquisition de l'unité de puce de Toshiba, selon un communiqué publié aujourd'hui par SK Hynix, Le
En tant qu'un des membres du Bain Capital Consortium, SK Hynix a déclaré aujourd'hui que le conseil d'administration a approuvé SK Hynix pour participer à l'investissement du Bain Capital Consortium dans le secteur des puce Toshiba.
Le consortium Bain Capital prévoit d'acheter le marché des puce Toshiba pour 2 trillions de yens (environ 17,7 milliards de dollars), tandis que SK Hynix a déclaré dans un communiqué aujourd'hui que la société prévoit investir 395 milliards de yens (3,5 milliards de dollars) , 129 milliards de yens seront sous forme d'obligations convertibles à l'avenir, ces obligations converties en actions n'aura plus de 15% des droits de vote.
SK Hynix a déclaré dans un communiqué, après l'achèvement de la transaction, le consortium Bain Capital aura une unité d'activité de puce Toshiba 49,9% des droits de vote, Toshiba disposera de 40,2% des droits de vote et le Japon TAG Heuer aura 9,9% des droits de vote Le
Selon les rapports précédents, Bain Capital, Toshiba, SK Hynix et le Japon TAG Heuer contribueront à environ 96 milliards de yens (environ 8,6 milliards de dollars), tandis que Apple, Dell, Kingston et Seagate investiront environ 440 milliards de yens ( Environ 4 milliards de dollars).
Actuellement, bien que Toshiba ait accepté de vendre l'entreprise de puce au Bain Capital Consortium, Toshiba n'a pas encore signé un accord définitif avec le Bain Capital Consortium, car Apple n'a aucune objection à certains termes de l'acquisition, et SK Hynix aujourd'hui Je n'ai pas mentionné si les deux parties se sont inscrites. (Li Ming)
6. Gain d'eau technique et innovation de la DRAM
Dans cet article, nous proposons une nouvelle technologie de fabrication, de contrôle et d'accès pour les défis techniques apportés par la miniaturisation du processus semi-conducteur pour compenser le courant de fuite du transistor et le courant de tunnel direct du condensateur.
Le plus grand avantage de la mémoire dynamique d'accès aléatoire (DRAM) est la petite zone de mise en page, en particulier la cellule DRAM 1T1C pour atteindre la plus petite zone de mise en page, le circuit matériel relatif à la mémoire d'accès aléatoire statique (SRAM), un circuit de contrôle plus complexe , Circuit d'accès et circuit de mise à jour, sa technologie de process semi-conducteur dans l'utilisation de la capacité de rainure profonde n'est plus une technologie de processus standard qui peut produire la puce. Lorsque la technologie de processus semi-conducteur est progressivement miniature, la capacité de rainure profonde est de plus en plus difficile à produire, mais En ce moment, il existe de nouveaux condensateurs FinFET et une nouvelle technologie de process.
Le goulot d'étranglement de la technologie DRAM est que le courant de fuite du transistor ne diminue pas avec la miniaturisation de la technologie des procédés semi-conducteurs, le condensateur est soumis à des facteurs de tunnels directs et est difficile à rétrécir, et la valeur de la capacité est difficile à augmenter. Par conséquent, ce document sera destiné à la DRAM Le développement futur de la nouvelle technologie de production, de la technologie de contrôle et de la technologie d'accès pour compenser le courant de fuite des transistors et le courant de tunnel direct des condensateurs.
Les goulets d'étranglement de la technologie de contrôle / accès actuels
Figure 1 (a) L'échantillon est un ensemble de cellules DRAM 2 × 2 1T1C avec 2 lignes de bloc (WL) et 2 lignes de bit (BL) pour un total de quatre cellules DRAM. La technique d'accès actuelle est illustrée dans le cas d'un condensateur C01 lit le signal de données BL00 comme '+ BL', et le signal de données BL10 comme '-BL', puis les précharges, ce qui entraînera le maintien des valeurs de tension des fils BL00 et BL10 à 1 / 2Vdd; Une fois la précharge terminée, le signal de commande WL0 est activé sur le transistor M01 et le signal de commande WL1 est éteint par le transistor M11; le signal est ensuite amplifié par l'amplificateur différentiel et réécrit; enfin, le signal de lecture est activé pour obtenir le signal de données Valeur de tension BL00.
Étant donné que la technique d'accès actuelle consiste à utiliser '-BL' comme tension de référence de '+ BL' après la précharge, puis à déterminer la valeur de données correspondant à la valeur de tension du condensateur C01. En revanche, le '+ BL 'Comme' la tension de référence de '-BL', puis utilisée pour déterminer la valeur de tension du condensateur C11 correspondant à la valeur de données. Par conséquent, le circuit d'accès en cours augmentera le point de connexion de signal pour compléter l'action de détection de signal différentiel.
La figure 1 (b) est utilisée pour indiquer que la cellule DRAM 1T1C a un chemin de courant de fuite. Le transistor de la cellule DRAM a un courant de fuite entre le drain (Drain) et la source (Source), où le signal BL est couplé Le PMOS qui fournit le courant de retrait est également couplé au NMOS qui fournit le courant de traction, et il y a un courant de fuite d'extraction et un courant de fuite déroulant, même pendant la prise, sans accès. Le courant de fuite sortant traverse le transistor de la cellule DRAM Et le condensateur est microchargé, le courant débrochable décharge automatiquement le condensateur via le transistor de la cellule DRAM, de sorte que le condensateur auquel la valeur de données est '0' approche graduellement 1/2 Vdd et la valeur de données est écrite Le condensateur de '1' approche progressivement 1 / 2Vdd. Cette conclusion est qu'il peut être jugé que le seuil de tension de l'état mémorisé diminuera avec le temps de stockage, et le temps de mise à jour le plus long peut être représenté par une formule mathématique simple:
1 / 2Vdd × RC
La figure 1 (a) montre comment le courant de fuite du transistor affecte la charge et la décharge du condensateur et raccourcit le temps de mise à jour idéal après chaque accès. Lorsque le processeur passe du '0' (0) lire les données, le circuit de contrôle de la puce DRAM sera préchargé, les '+ BL' et '-BL' étant maintenus à 1 / 2Vdd, puis le courant de fuite du transistor M01 et M11 sur le condensateur C01 et C11 pour une forte charge ou décharge, la tension cible est de 1 / 2Vdd. Par conséquent, pendant la période de précharge, la tension du condensateur affectera la tension du condensateur.
Ensuite, le circuit de commande de la puce DRAM provoque le signal de commande WL0 pour allumer le transistor M01 et le signal de commande WL1 éteint le transistor M11; à ce moment, le courant de fuite du transistor M11 sera légèrement chargé ou déchargé dans le condensateur C11. Lorsque la puce DRAM est contrôlée Lorsque le circuit est retourné, le courant de fuite du transistor M11 chargera ou décharge le condensateur C11. Le flux de fonctionnement ci-dessus est la valeur de données de la 0ème adresse, de sorte que le temps de mise à jour varie avec le nombre d'opérations d'accès Raccourci, peut être utilisé pour exprimer une formule mathématique simple:
1 / 2Vdd × RC - '(temps de précharge) + (temps d'accès) + (temps de réécriture)
L'utilisation d'isolateurs à haute constante diélectrique pour fabriquer des condensateurs peut annuler l'effet de la pénétration directe du courant, et parmi les cellules DRAM 1T1C, le plus important est le courant de fuite du transistor, en plus du drain et de la base (en vrac ) Il y aura une diode entre le courant inverse, lorsque la température augmentera progressivement augmentera progressivement le courant inverse.
Le goulot d'étranglement technique de la DRAM est que la technologie des processus est miniaturisée, la complexité de la technologie de contrôle, l'inefficacité de la technologie d'accès et le raccourcissement du temps de mise à jour et bien sûr le temps de retard causé par la précharge.
Figure 1: (a) tableau de cellules DRAM 1T1C; (b) chemin de courant de fuite de cellule DRAM
Approche innovante de la technologie de contrôle / accès
L'échantillon fourni sur la figure 2 est un ensemble de cellules DRAM 8 × 8 1T1C avec 8 lignes de blocs et des lignes de 8 bits pour un total de 64 cellules DRAM, WL2 à WL6 et BL2 à BL6 sont omises. (a) La plus grande différence est que la ligne de bit n'est pas traitée comme '+ BL' et '-BL', de sorte que le fil du circuit d'accès peut réduire de moitié le point de connexion du signal, réduisant ainsi la complexité de la disposition du circuit et, bien sûr, Réduire les interférences du signal.
Avant d'expliquer le flux de fonctionnement de la figure 2, il faut comprendre la technique d'accès qui est différente du jugement de l'état de stockage en utilisant 1 / 2Vdd. Reportez-vous à la Figure 3 pour une description de l'état de stockage du condensateur de la cellule DRAM 1T1C. Pendant la période où le transistor M01 est allumé, la ligne de bit BL0 chargera ou décharge immédiatement le condensateur C01, puis le transistor M01 sera éteint. La tension Vcell de la cellule DRAM, avant d'effectuer toute opération d'accès, est à haute tension Le condensateur se décharge progressivement, et la décharge des condensateurs basse tension sera contrôlée par la technologie de contrôle pour supprimer la charge.
Lors de la lecture, lorsque le transistor M01 est allumé, le condensateur en basse tension ne décharge pas la ligne de bit BL0 ou le phénomène de décharge faible, et le condensateur à haute tension décharge la ligne de bit BL0, Dans ce cas, un circuit de discrimination de niveau est utilisé pour déterminer l'amplitude de la valeur de tension, puis la valeur de données de basse tension est considérée comme «0», et la valeur de données de la haute tension est considérée comme «1», où le signal du circuit de discrimination de niveau Le rapport de bruit et le gain de tension détermineront la précision de la valeur de données et mettront à jour le temps, le temps de mise à jour le plus long peut être exprimé par la formule mathématique:
'Vdd- (tension de discernement)' × RC
Lorsque la tension de discernement est limitée par le bénéfice global du circuit de discrimination de bits.
La nouvelle technologie de contrôle et la technologie d'accès sont effectuées par les procédures opérationnelles suivantes: Au moment de l'écriture, le circuit de commande DRAM active le transistor M01 vers le transistor M08 et écrit les valeurs de tension des lignes de bits BL0 à BL7 vers le condensateur C01 vers la diode D08 , Et finalement éteindre les transistors M01 à M08. Au moment de la lecture, le circuit de commande DRAM élimine d'abord les valeurs de tension des lignes de bits BL0 à BL7 à une basse tension, puis met en marche les transistors M01 à M08. À ce moment, le condensateur C01 à la diode D08 Les lignes de bits BL0 à BL7 sont déchargées, puis le circuit d'accès détermine les valeurs de données et les enregistre directement et finalement éteint les transistors M01 à M08, où le circuit de commande DRAM supprime la valeur de tension du condensateur. Du flux de fonctionnement décrit ci-dessus On sait que le temps de mise à jour est raccourci par l'opération d'accès et l'opération de contrôle, et peut être exprimé par la formule mathématique:
'Vdd- (tension de discernement)' × RC - '(Temps de contrôle) + (Temps d'accès)
Grâce à l'analyse technique ci-dessus et peut apprendre que la nouvelle technologie peut réduire la complexité de la technologie de contrôle, améliorer l'efficacité de la technologie d'accès, ainsi que prolonger le temps de mise à jour, ainsi que raccourcir la latence.
Figure 2: réseau de cellules DRAM 1T1C / 1T1D
Figure 3: Forme d'onde de tension unitaire pour la charge, la décharge et le maintien du courant
Maintenir les méthodes et les techniques de contrôle
Dans la technologie de processus CMOS, le circuit équivalent entre le fil métallique et le substrat de silicium contient de nombreux condensateurs, de sorte que la cellule DRAM actuelle utilise la précharge pour maintenir l'équilibre de tension des lignes de bits BL00 et BL10 représentées sur la Figure 1 (a), puis L'amplificateur différentiel est utilisé pour détecter la tension différentielle entre '+ BL' et '- BL'. L'architecture de la matrice de mémoire de la Figure 1 (a) est retardée avec le flux de contrôle ci-dessus, ce qui entraîne une difficulté pour améliorer l'efficacité de l'accès, Faire en sorte que le processeur à grande vitesse actuel augmente le cache pour compenser.
La figure 2, l'architecture de la matrice de mémoire a été rejetée à la détection de différentiel de ligne à double bit et à partir du diagramme de forme d'onde de tension dans la vue de la figure 3, la décharge après la valeur de tension de l'unité à maintenir à basse tension si la tension d'attente est tirée à 1 / 2Vdd est difficile à réduire à une basse tension dans un court laps de temps; De plus, lorsque l'état de stockage à basse tension est progressivement tiré à 1 / 2Vdd, l'état de stockage haute tension sera graduellement réduit à 1 / 2Vdd, ce qui Il est difficile de restaurer l'état de stockage de l'unité. Par conséquent, l'architecture de la matrice de mémoire de la figure 2 doit coopérer avec le nouveau flux de contrôle pour maintenir l'état de stockage de l'unité et raccourcir le temps de latence, améliorant ainsi l'efficacité d'accès.
La figure 4 est la forme d'onde de tension de l'unité, lorsque l'état de stockage de basse tension est tiré pour retenir la tension Vhold, le circuit de commande supprime la valeur de tension du condensateur, après que la suppression retournera à l'état de stockage à basse tension, puis une action si répétée La figure 1 (a) maintient l'équilibre de tension de la ligne de bit par la précharge, et la nouvelle technologie de contrôle (voir la figure 1) est la "prise active" du flux d'action. La figure 5 est un schéma synoptique de la façon de réaliser la prise active. Gardez l'équilibre de tension de la ligne de bit à tout moment, de sorte que la façon de répartir le temps de pré-charge.
Les lignes de mots WL0 à WLn de la figure 5 sont définies ici comme des espaces d'adressage généraux, qui sont définis ici comme des espaces d'adressage spéciaux pour détecter si la tension de la cellule atteint la tension de maintien ou non, une telle définition signifie également que L'espace d'adresse BL0 à BL7 est conçu avec la largeur de données, en supposant que la largeur des données est de 8 bits, la ligne de bit se connecte à plusieurs cellules et la ligne de bit sera utilisée pour stocker les données de l'utilisateur et l'espace d'adresse spécial sera utilisé pour stocker les données du système. , Le nombre de ces unités est identique à la taille de l'espace d'adressage général, le courant de fuite de chaque transistor s'écoulera à travers les lignes de bits qui lui sont connectées, de sorte que la tension de chaque ligne de bit sera affectée par l'état de stockage, de sorte que chaque Une ligne de bit doit avoir son propre circuit de détection et de contrôle pour maintenir la tension de chaque ligne de bit.
En outre, la puce DRAM au début ou à la première pour un bloc à écrire avant le premier espace d'adresse pour écrire la valeur initiale, puis selon l'état de fonctionnement réel pour définir un espace d'adressage spécial : Lorsque l'espace d'adressage de WLh ne doit pas utiliser le signal d'adresse, mais utilise un signal de commande supplémentaire pour contrôler WLh. Si la ligne de bit est maintenue à haute tension, le courant de fuite du transistor charge le condensateur, et vice versa, la ligne de bit est maintenue À la basse tension, le courant de fuite du transistor décharge le condensateur et prend ainsi le compromis; la figure 1 (b) montre que le chemin de courant de fuite tirera la tension de ligne de bit, puis le circuit de détection pour générer le signal de déclenchement Il faut attendre jusqu'à ce que l'état de stockage de basse tension soit enfoncé jusqu'à la tension de maintien, puis le circuit de commande recevra le signal de déclenchement, puis réduira la valeur de tension de la ligne de bit. Selon le principe ci-dessus, "garder le détecteur et le contrôleur" Sur le diagramme de bloc de circuit à l'entrée pour recevoir un espace d'adresse spécial dans la tension de l'unité, la sortie est connectée à la ligne de bit.
La figure 5 montre que l'espace d'adressage spécial utilisé pour détecter la tension de l'unité de détection est disposé à la fin de l'espace d'adressage général, ce qui tient compte des caractéristiques du signal de la disposition du circuit. Dans la disposition du circuit, Le conducteur de tension est dans l'espace d'adressage général de l'extrémité de la tête, si près de l'unité de tension, l'unité de mémoire sera plus robuste et des hauts et des bas dramatiques, à l'espace d'adressage général à la fin du fil métallique et du substrat de silicium entre le condensateur équivalent Pour que le détecteur puisse recevoir une valeur de tension de cellule relativement plane, de plus, lorsque le circuit de commande fonctionne, veillez à ce que le détecteur ne déclenche pas la valeur de tension du dysfonctionnement.
Figure 4: Forme d'onde de tension unitaire pour la tension de maintien
Figure 5: maintien actif du groupe de cellules DRAM 1T1C
Utilisez une nouvelle structure physique sur le processus
En raison de la miniaturisation de la technologie des procédés à semi-conducteurs, le condensateur est difficile à réaliser et le courant de fuite du transistor ne peut être réduit. Dans cet article, de nouvelles contre-mesures sont proposées pour réduire l'impact de la technologie de process. Comme le condensateur est miniaturisé, , Et peut également utiliser une technologie de processus spéciale, vous pouvez envisager l'utilisation de diodes pour remplacer le condensateur, car le transistor et la diode sont dans le processus semi-conducteur dans les composants de base.
Le transistor M08 de la figure 2 est connecté à une diode D08 dans laquelle le transistor et la diode peuvent être fabriqués par une technologie de processus CMOS standard. Les caractéristiques physiques de la diode sont la génération d'une capacité vide dans la polarisation inverse, le circuit équivalent étant le condensateur et la technologie de processus Mais réduisez également le courant inversé de la diode, bien que la zone de disposition des diodes soit supérieure à la capacité de la rainure profonde ou à la capacité de l'ailette, mais peut utiliser directement la technologie de processus CMOS standard pour réduire les coûts de fabrication. Tenir compte du condensateur directement à travers le courant du tunnel et l'inversion des diodes Après le courant, le condensateur et la diode de la cellule DRAM sont plus sensibles au phénomène de décharge du volume, afin de maintenir la faible tension. On peut voir que la miniaturisation de la technologie des procédés semi-conducteurs sera plus favorable à la technologie de contrôle et à la technologie d'accès proposée dans cet article.
Teena Susan Joseph a proposé un schéma de circuit de la cellule DRAM 1T1D dans lequel la diode est fournie avec une polarisation vers l'avant pour former un condensateur de diffusion, selon le «Concept proposé d'extension de 8x8 4t1d Non-Volatile DRAMCell in 0.18um Technology» publié par le "IJMECE" Le circuit équivalent est également un condensateur et est plus grand que la capacité vide de la diode, mais il existe encore un courant de tension et de courant, de sorte que la capacité de diffusion de la diode ne stocke pas la charge.
Le transistor de la figure 2 peut réduire le courant de fuite sous la forme d'un transistor avec une tension de seuil élevée et prolonger le temps de mise à jour. En outre, le transistor M01 / M08 pour la tension de seuil haute active le NMOS avec une tension plus élevée pour allumer le condensateur C01 ou la diode D08 Par exemple, la tension de seuil du NMOS, la tension de grille est de 1 volt (V), la tension de seuil haute du NMOS, la tension de grille est de 2 V, à ce moment-là, la DRAM Le transistor du circuit de commande utilise le seuil CMOS du seuil normal, le transistor de la cellule DRAM utilise le NMOS avec la tension de seuil élevée. Le conducteur de grille du transistor M01 / M08 est connecté à un CMOS avec une tension de seuil élevée et la tension d'alimentation est de 2V, et le condensateur C01 ou une diode D08 peut atteindre la charge de près de 1V. En outre, la tension de seuil élevée du transistor M01 / M08 a un courant de fuite plus petit, de sorte que vous pouvez prolonger le temps de mise à jour.
La structure physique de la figure 6 (a) montre la structure de connexion du NMOS à la tension de seuil normale. La structure physique de la figure 6 (b) montre la tension de seuil élevée. La figure 6 est un schéma fonctionnel d'une cellule DRAM 1T1D implémentée à l'aide d'une technologie de processus CMOS standard. (A) est relié au drain du NMOS par un fil métallique et le drain du NMOS est directement remplacé par la structure solide de la diode de la Figure 6 (b), de sorte que la diode de la Figure 6 (a) La zone de mise en page de la cellule DRAM est enregistrée et la couche métallique de l'enroulement est réduite alors qu'un condensateur supplémentaire est formé pendant la période de maintien.
Figure 6: Structure à double puits pour les cellules DRAM 1T1D
Conclusion
La zone de mise en page de la cellule DRAM 1T1C est une intégration inégalée de différents composants de mémoire, couplée à la corrélation avec la technologie de processus CMOS, et présente donc l'avantage du coût de fabrication. Selon un article du Journal IEEE, des unités SRT 4T La zone de mise en page est 4 fois supérieure à celle de la cellule DRAM 1T1C, c'est-à-dire que la cellule SRAM est triplée pour être proche de la densité intégrée de la cellule DRAM. En outre, le rendement et le coût de la microcellule sont meilleurs que la cellule DRAM. En outre, les nouveaux composants de mémoire sont en compétition dans l'état du produit de l'unité DRAM 1T1C, et si la technologie de contrôle de cellule DRAM et la technologie d'accès ne permettent pas de progresser, la technologie de processus semi-conducteur est également possible Remplacé par SRAM ou autre nouvelle technologie de mémoire.
Auteur: Tang Chaojing, comité intelligent examen des brevets Office de la propriété a travaillé au ministère de l'Economie, a publié de nombreux articles et documents relatifs à la technologie mémoire eettaiwan