Sinopsis de TSMC anunció hoy la tecnología de proceso de 7 nanómetros, se ha completado con éxito y bases grabada cartera DesignWare IP de la interfaz PHY, que incluye bibliotecas de lógica, memoria incorporada, prueba y reparación incorporado, USB 3.1 / 2.0, USB -C 3.1 / DisplayPort 1.4, DDR4 / 3, MIPI D-PHY, PCI Express 4.0 / 3.1, ethernet, y SATA 6G. otra IP DesignWare, incluyendo LPDDR4x, HBM2 y MIPI M-PHY, que se espera que esté terminado en 2017 administrarse Película.
En comparación con el proceso 16FF +, el proceso de 7 nanómetros de TSMC permite a los diseñadores reducir el consumo de energía en un rendimiento de hasta 60% o 35%. Al proporcionar una cartera de IP para el último proceso de 7 nanómetros de TSMC, Synopsys ayuda a los diseñadores Para obtener aplicaciones de computación operativas, automotrices y de alto rendimiento en términos de consumo de energía y requisitos de rendimiento Tiempo de lista, para el diseño de proceso de TSMC de 7 nanómetrosLa base de diseño de Windows y la cartera IP de interfaz se ha enumerado, la solución del sistema de memoria STAR ha estado disponible En toda la tecnología de procesos TSMC.
El 11 de este mes, Xilinx, Arm, Cadence Design Systems y TSMC anunciaron conjuntamente que trabajarán juntos para crear el primer chip de prueba de interconexión de caché específico del acelerador del mundo (Cache CCIX), utilizando la tecnología de proceso 7nm FiNFET de TSMC, se producirá en masa en 2018. El chip de prueba está diseñado para proporcionar chips de silicio de prueba de la vista que demuestran la funcionalidad de CCIX, lo que demuestra multi- La CPU del brazo puede funcionar de forma síncrona a través de una arquitectura de interconexión y un acelerador FPGA fuera del chip.
El chip de prueba se espera en el primer trimestre de 2018 para votar, los chips de producción programada para comenzar a enviar en la segunda mitad de 2018.