Synopsys a annoncé aujourd'hui la réussite de la fondation DesignWare et de l'interface du portefeuille PHY IP pour la technologie de processus 7nm de TSMC, y compris les bibliothèques logiques, la mémoire intégrée, les tests intégrés et la réparation, USB 3.1 / 2.0, USB L'autre designWare IP, y compris LPDDR4x, HBM2 et MIPI M-PHY, devrait être terminé en 2017. Les autres fichiers de conception sont inclus dans LPDDR4x, HBM2 et MIPI M-PHY. Film.
Par rapport au procédé 16FF +, le processus de 7 nanomètres de TSMC permet aux concepteurs de réduire la consommation d'énergie d'une performance allant jusqu'à 60% ou 35%. En fournissant un portefeuille IP pour le dernier processus de 7 nanomètres de TSMC, Synopsys aide les concepteurs Pour obtenir des applications informatiques opérationnelles, automobiles et performantes en termes de consommation d'énergie et de performances. Temps de création, pour la conception de processus TSMC à 7 nanomètres. La base de données et le portefeuille IP d'interface ont été répertoriés; la solution système STAR a été disponible Dans toutes les technologies de processus TSMC.
Le 11ème mois, Xilinx, Arm, Cadence Design Systems et TSMC ont annoncé qu'ils travailleront ensemble pour créer la première puce de test d'interconnexion de cache spécifique à l'accélérateur (Cache Interconnexion cohérente pour les accélérateurs, CCIX), en utilisant la technologie de traitement 7Nm FiNFET de TSMC, sera produite en série en 2018. La puce de test est conçue pour fournir des puces de silicium à la preuve qui démontrent la fonctionnalité de CCIX, Le processeur Arm peut fonctionner de manière synchrone à travers une architecture d'interconnexion et un accélérateur FPGA en dehors de la puce.
La puce de test est attendue au premier trimestre de 2018 pour voter, les puces de production devraient commencer à être expédiées au second semestre de 2018.